Τσιμικλής Γεώργιος Πανταζής Κωνσταντίνος ΠΑΡΑΔΕΙΓΜΑ 5.3 Rabaey Τσιμικλής Γεώργιος Πανταζής Κωνσταντίνος
Παρασιτικές χωρητικότητες (αντιστροφέας τεχνολογίας 0.25 μm) propagation delay : ο χρόνος που απαιτείται για να φτάσει το τρανζίστορ στο 50% της τάσης εισόδου και εξόδου αντίστοιχα.
high-to-low transition (2.5V,1.25V) NMOS high-to-low transition (2.5V,1.25V) low -to-high transition (0V,1.25V) Επειδή όμως το bulk είναι γειωμένο η τάση αυτή αντιστρέφεται πάνω στη σύνδεση του drain και γίνεται Vhigh=-2.5V. Στο 50% η τάση Vlow=-1.25V Τα m και το φ0 τα βρίσκομαι από τον παρακάτω πίνακα
Για Vhigh=-2.5V και Vlow=-1.25V NMOS High-to-low Για Vhigh=-2.5V και Vlow=-1.25V Bottom plate: m=0.5 και φ0=0.9 Sidewall: m=0.44 και φ0=0.9
Low-to-High Bottom plate: m=0.5 και φ0=0.9 Sidewall: m=0.44 και φ0=0.9 NMOS Low-to-High Για Vlow=0V και Vhigh=-1.25V Bottom plate: m=0.5 και φ0=0.9 Sidewall: m=0.44 και φ0=0.9
Για Vhigh=-1.25V και Vlow=0V PMOS High-to-low Για Vhigh=-1.25V και Vlow=0V Bottom plate: m=0.48 και φ0=0.9 Sidewall: m=0.32 και φ0=0.9
Για Vhigh=-2.5V και Vlow=-1.25V PMOS Low-to-High Για Vhigh=-2.5V και Vlow=-1.25V Bottom plate: m=0.48 και φ0=0.9 Sidewall: m=0.32 και φ0=0.9
ΥΠΟΛΟΓΙΣΜΟΣ Cdb1,Cdb2 στον παρακάτω CMOS inverter.
Υπολογισμός drain area και περιμέτρου για το ΝMOS ADn=4*4λ2+3*1λ2=19λ2 ή 0,30 μm2 PDn=5+4+4+1+1=15λ ή 1,875 μm
Στη συνέχεια έχοντας υπολογίσει τα ADn, PDn, Keq και γνωρίζοντας τα cj, cjsw μπορούμε να υπολογίσουμε τo Cdb1 . Low----->High High----->Low
Υπολογισμός drain area και περιμέτρου για το PMOS ADp=5*9λ2=45λ2 ή 0,7 μm2 PDp=5+9+5=19λ ή 2,375 μm
Στη συνέχεια έχοντας υπολογίσει τα ADp, PDp, Keq και γνωρίζοντας τα cj, cjsw μπορούμε να υπολογίσουμε τo Cdb2 . Low----->High High----->Low