HY 120 "ΨΗΦΙΑΚΗ ΣΧΕΔΙΑΣΗ" Programming Logic Devices (PLDs) (Συσκευες Προγραμματιζομενης Λογικης)

Παρουσίαση με θέμα: "HY 120 "ΨΗΦΙΑΚΗ ΣΧΕΔΙΑΣΗ" Programming Logic Devices (PLDs) (Συσκευες Προγραμματιζομενης Λογικης)"— Μεταγράφημα παρουσίασης:

1 HY 120 "ΨΗΦΙΑΚΗ ΣΧΕΔΙΑΣΗ" Programming Logic Devices (PLDs) (Συσκευες Προγραμματιζομενης Λογικης)

2 Sel 2 1 0 2 m 1– Address Read d 0 d n1– d n2– m -to-2 m decoder 0/1 Data a 0 a 1 a m1– H δομη μιας ROM 2 m xn

3 Λογικες πυλες και προγραμματιζομενοι διακοπτες Εισοδοι (Λογικες Μεταβλητες) Εξοδοι (Λογικες Συναρτησεις) Μια PLD σαν "Μαυρο κουτι"

4 f 1 συστοιχια AND συστοιχια OR Απομονωτες (Βuffers) Αντιστροφεις και P 1 P k f m x 1 x 2 x n x 1 x 1 x n x n Γενικη δομη μιας προγραμματιζομενης λογικης Παραταξης (Programmable Logic Array – PLA)

5 f 1 P 1 P 2 f 2 x 1 x 2 x 3 Συστοιχια ΟR Προγραμματιζομενες Συστοιχια ΑΝD Συνδεσεις P 3 P 4 Διαγραμμα πυλων μιας PLA f 1 =x 1 x 2 +x 1 x 3 '+x 1 'x 2 'x 3 f 2 =x 1 x 2 +x 1 'x 2 'x 3 +x 1 x 3

6 f 1 P 1 P 2 f 2 x 1 x 2 x 3 Επιπεδο OR Επιπεδο AND P 3 P 4 Συνηθισμενο σχηματικο διαγραμμα PLA f 1 =x 1 x 2 +x 1 x 3 '+x 1 'x 2 'x 3 f 2 =x 1 x 2 +x 1 'x 2 'x 3 +x 1 x 3

7 f 1 P 1 P 2 f 2 x 1 x 2 x 3 Επιπεδο AND P 3 P 4 Παραδειγμα μιας PAL (Programmable Array Logic) Προγραμματιζομενη Παραταξη Λογικης f 1 =x 1 x 2 x 3 '+x 1 'x 2 x 3 f 2 =x 1 'x 2 ' +x 1 x 2 x 3

8 Figure 3.30 A PLD programming unit Μια συσκευη προγραμματισμου PLD

9 Συσκευασια Plastic-leaded chip carrier (PLCC) με βαση

10 Complex Programmable logic Device - CPLD Δομη Πολυπλοκης Προγραμματιζομενης Λογικης Συσκευης (CPLD) Υποσυστημα τυπου PAL Υποσυστημα τυπου PAL Υποσυστημα τυπου PAL Υποσυστημα τυπου PAL

11 Τμημα μιας CPLD DQ DQ DQ Υποσυστημα τυπου PAL

12 Συσκευασια και προγραμματισμος CPLD CPLD σε συσκευασια QFP (quad flat pack) Τυπωμενο κυκλωμα Προς υπολογιστη JTAG (Joint Test Action Group) προγραμματισμος

13 Δομη μιας FPGA (Field Programmable Gate Array)

14 Look-up Table δυο μεταβλητων x 1 x 2 f 0/1 0 0 1 1 0 1 0 1 1 0 0 1 x 1 x 2 (b)f 1 x 1 x 2 x 1 x 2 += x 1 x 2 1 0 0 1 f 1 f 1 Παραδειγμα λογικου block Look-up Table (LUT) 00 01 10 11 0 1 0101 0101 x 0101 x

15 f 0/1 x 2 x 3 x 1 Ένα LUT τριων μεταβλητων 0101 0101 0101

16 Figure 3.39 A section of a programmed FPGA Ένα τμημα μιας προγραμματισμενης FPGA f 1 = x 1 x 2 f 2 =x 2 'x 3 f= f 1 +f 2

17 Ένα τμημα με δυο σειρες πυλων σε ένα standard cell chip Custom Chips, Standard Cells, Gate Arrays f 1 =x 1 x 2 +x 1 x 3 '+x 1 'x 2 'x 3 f 2 =x 1 x 2 +x 1 'x 2 'x 3 +x 1 x 3

18 Μια παραταξη πυλων τυπου "sea-of-gates"

19 f 1 =x 2 x 3 '+x 1 x 3 Υλοποιηση λογικης συναρτησης σε συστοιχια πυλων τυπου "sea-of-gates"

20 f 1 =(x 1 +x 2 )(x 1 +x 2 ')(x 1 '+x 2 +x 3 ') f 2 =(x 1 +x 2 ')(x 1 +x 3 ')(x 1 '+x 2 ) Προγραμματιζομενη PLA τυπoυ NOR-NOR (γινομενα αθροισματων)

21 Μια PLA τυπου NOR-NOR για υλοποιηση σε μορφη "αθροισμα γινομενων" f 1 =x 1 x 2 +x 1 x 3 '+x 1 'x 2 'x 3 f 2 =x 1 x 2 +x 1 'x 2 'x 3 '

22 Συστοιχια NOR PAL τυπου NOR Υλοποιηση σε "αθροισμα γινομενων" f 1 =x 1 x 2 +x 1 x 3 '+x 1 'x 2 'x 3 f 2 =x 1 x 2 +x 1 'x 2 'x 3 '+x 1 'x 1

23

24