Η παρουσίαση φορτώνεται. Παρακαλείστε να περιμένετε

Η παρουσίαση φορτώνεται. Παρακαλείστε να περιμένετε

HY120 ΨΗΦΙΑΚΗ ΣΧΕΔΙΑΣΗ Συνδυαστικα κυκλωματα με MSI και LSI.

Παρόμοιες παρουσιάσεις


Παρουσίαση με θέμα: "HY120 ΨΗΦΙΑΚΗ ΣΧΕΔΙΑΣΗ Συνδυαστικα κυκλωματα με MSI και LSI."— Μεταγράφημα παρουσίασης:

1 HY120 ΨΗΦΙΑΚΗ ΣΧΕΔΙΑΣΗ Συνδυαστικα κυκλωματα με MSI και LSI

2 Σχεδιαση συνδυαστικων κυκλωματων •Στα προηγουμενα ειδαμε τον τροπο σχεδιασης και αναλυσης λογικων κυκλωματων με απλες πυλες που βρισκονται μεσα σε SSI ICs. •Θα ασχοληθουμε τωρα με την σχεδιαση κυκλωματων χρησιμοποιωντας πιο συνθετα υποσυστηματα τα οποια υπαρχουν σε μορφη MSI ή LSI IC. –Σχεδιαση με εμπορικα διαθεσιμα chips και ποικιλια μεθοδων –Σχεδιαση με χρηση αποκωδικοποιητων, πολυπλεκτων, ROMs, PLDs κ.λ.π.

3 Παραλληλος Δυαδικος Αθροιστης •Ειδαμε πως σχεδιαζεται ο ημι-αθροιστης και ο πληρης αθροιστης. •Θα σχεδιασουμε τωρα εναν παραλληλο αθροιστη 4-bit αριθμων. •Παραδειγμα: Α=1011, Β=0011 => S=1110 και C=0 –Δεικτης i –Κρατουμενο εισοδου C i –Α A i –Β B i –Αθροισμα S i –Κρατουμενο εξοδου C i+1 Full Adder B 1 A 1 C1C1 S1S1 Full Adder B 2 A 2 C2C2 S2S2 Full Adder B 3 A 3 C3C3 S3S3 Full Adder B 4 A 4 C4C4 S4S4 C5C5

4 Παραλληλος Δυαδικος Αθροιστης (2) •H "κλασσικη" σχεδιαση θα απαιτουσε πινακα αληθειας με =512 γραμμες και 4+1 στηλες. •Το ειναι ενα ολοκληρωμενο της οικογενειας TTL που περιεχει εναν 4 bit αθροιστη EΦΑΡΜΟΓΗ: BCD σε Excess Α 4 Β 4 +5V C1C1 C5C5 4 S Α 4 = A1A2A3A4A1A2A3A BCD B4B4 B1B1 S4

5 Καθυστερησεις στον παραλληλο δυαδικο αθροιστη Α 4 Β 4 Α 3 Β 3 Α 2 Β 2 Α 1 Β 1 C1C1 C5C5 S 4 S 3 S 2 S 1 C2C2 C3C3 C4C4 Μεγιστη καθυστερηση: απο το C 1 στο C 5. Ιση με 2x4+1=9 καθυστερησεις πυλης Επειδη ολες οι πραξεις γινονται με την βοηθεια της προσθεσης ειναι σημαντικο να ελαττωθει ο χρονος διαδοσης του κρατουμενου.

6 Διαδοση κρατουμενου •Απο το διαγραμμα του πληρους αθροιστη βλεπουμε οτι: •P i =A i  B i, G i =A i B i, S i =P i  C i και •C i+1 =G i +P i C i •Τα G i και P i εμφανιζονται με καθυστερηση μιας πυλης. •Για καθε βαθμιδα γραφουμε το κρατουμενο εξοδου σαν αθροισμα γινομενων (2επιπεδη υλοποιηση) μεταβλητων που υπολογιζονται με καθυστερηση μιας πυλης: •C 1 =C 1, •C 2 =G 1 +P 1 C 1, •C 3 =G 2 +P 2 C 2 =G 2 +P 2 (G 1 +P 1 C 1 )=G 2 +P 2 G 1 +P 2 P 1 C 1 •C 4 =G 3 +P 3 C 3 =G 3 +P 3 (G 2 +P 2 G 1 +P 2 P 1 C 1 )=G 3 +P 3 G 2 +P 3 P 2 G 1 +P 3 P 2 P 1 C 1 •C 5 =G 4 +P 4 C 4 =G 4 +P 4 G 3 +P 4 P 3 G 2 +P 4 P 3 P 2 G 1 +P 4 P 3 P 2 P 1 C 1 ΑiΑi BiBi CiCi SiSi C i+1 PiPi GiGi

7 Διαδοση κρατουμενου •Κατασκευαζουμε ενα κυκλωμα με εισοδους τα C 1, G 1, P 1,…,G 4, P 4 και εξοδους τα C 2, C 3, C 4 και C 5 συμφωνα με τις προηγουμενες σχεσεις. Στο κυκλωμα αυτο συνδεουμε τις εισοδους και εξοδους του παραλληλου αθροιστη οπως στο σχημα. Κυκλωμα προβλεψης κρατουμενου (2 επιπεδα λογικης) Α1Α1 B1B1 P1P1 G1G1 Α2Α2 B2B2 P2P2 G2G2 Α3Α3 B3B3 P3P3 G3G3 Α4Α4 B4B4 P4P4 G4G4 C1C1 C1C1 P1P1 S1S1 C4C4 P4P4 S4S4 C3C3 P3P3 S3S3 C2C2 P2P2 S2S2 C5C5 Συνολικη καθυστερηση 1+2+1= 4 καθυστερησεις πυλης

8 Δεκαδικος Αθροιστης •Θελουμε να σχεδιασουμε ενα κυκλωμα το οποιο να βρισκει το αθροισμα δυο αριθμων σε μορφη BCD (+ ενα κρατουμενο εισοδου) •Με "κλασσικη" σχεδιαση χρειαζομαστε πινακα αληθειας με =512 γραμμες και 2x4=8 στηλες. •Εναλλακτικα μπορουμε να χρησιμοποιησουμε εναν 4 bit δυαδικο παραλληλο αθροιστη τον οποιο θα τροφοδοτησουμε με τους δυο 4 bit BCD αριθμους. Η εξοδος του αθροιστη θα ειναι ενας δυαδικος αριθμος μεταξυ 0 και (9+9+1=) 19, τον οποιο θα πρεπει να μετατρεψουμε σε αριθμο BCD. 4 bit αθροιστης Binary to BCD C1C1 AB S C5C5 BCDΜοναδεςΔεκαδες BCD 

9 Μετατροπεας Binary to BCD # C 5 S 4 S 3 S 2 S 1 Δ Μ 4 Μ 3 Μ 2 Μ 1 Binary (10+6) (11+6) (14+6) (19+6) 4 bit δυαδικος αθροιστης ΑΒ BCD  C1C1 0 4 bit δυαδικος αθροιστης 0 C1C1 C5C5 0 S4S4 S3S3 S2S2 S1S1 0 ή 6 Δ Μ 4 Μ 3 Μ 1 Μ 0

10 4 bit δυαδικος αθροιστης C1C1 0 2 bit δυαδικος αθροιστης 0 C1C1 C5C5 S4S4 S3S3 S2S2 S1S1 BCD A B C3C3 Δ Μ 4 Μ 3 Μ 2 Μ 1 Απλοποιημενος Μετατροπεας Binary to BCD Να αποδειξετε οτι το κυκλωμα ειναι σωστο

11 Συγκριτης μεγεθους αριθμων •Να σχεδιασθει ενα κυκλωμα το οποιο συγκρινει δυο αριθμους Α και Β των 4 bits και ενεργοποιει μια απο τις τρεις εξοδους του που αντιστοιχουν στις τρεις περιπτωσεις Α>Β, Α=Β και Α<Β. •Με την "κλασσικη" μεθοδο χρειαζεται πινακας αληθειας με =256 γραμμες και 3 στηλες. •Για απλοποιηση της διαδικασιας εφαρμοζουμε μια τεχνικη συγκρισης παρομοια με αυτη που χρησιμοποιει ο ανθρωπος γαι να συγκρινει δυο αριθμους: –Εστωσαν δυο 4 bit αριθμοι Α=Α 3 Α 2 Α 1 Α 0 και Β=Β 3 Β 2 Β 1 Β 0. –Προφανως {Α=Β}  {Α 3 =Β 3, Α 2 =Β 2, Α 1 =Β 1, και Α 0 =Β 0 }. –Αν x k = Α k  Β k =A k B k +A k 'B k ' τοτε x k =1 αν Α k =Β k και –{Α=Β}  {x k =1,  k}  {x 3 x 2 x 1 x 0 } –Αρα, αν (Α=Β) ειναι η λογικη μεταβλητη που γινεται 1 αν Α=Β, τοτε (Α=Β) = x 3 x 2 x 1 x 0

12 Συγκριτης μεγεθους αριθμων (συνεχεια) •Για να βρουμε την σχεση των Α και Β συγκρινουμε διαδοχικα τα ψηφια τους αρχιζοντας απο τα περισσοτερο σημαντικα Α 2, Β 2 Α 3, Β 3 Α 0, Β 0 Α 1, Β 1 Α=ΒΑ>ΒΑ<Β Α 3 =Β 3 Α 2 =Β 2 Α 1 =Β 1 Α 0 =Β 0 Α 3 >Β 3 Α 2 >Β 2 Α 1 >Β 1 Α 0 >Β 0 Α 3 <Β 3 Α 2 <Β 2 Α 1 <Β 1 Α 0 <Β 0 (Α=Β)= x 3 x 2 x 1 x 0 (Α>Β)=Α 3 Β 3 '+x 3 A 2 B 2 '+ +x 3 x 2 A 1 B 1 '+x 3 x 2 x 1 A 0 B 0 ' (Α<Β)=Α 3 'Β 3 +x 3 A 2 'B2+ +x 3 x 2 A 1 'B 1 +x 3 x 2 x 1 A 0 'B 0 Συγκριτης μεγεθους 74LS85 A 4 B 4 A>B A=B AB A=B A

13 Αποκωδικοποιητης - Decoder •Ο αποκωδικοποιητης απο n σε m  2 n ειναι ενα κυκλωμα με n εισοδους και m εξοδους. Αναλογα με τον συνδυασμο δυαδικων τιμων στις εισοδους του ενεργοποιειται μια και μονη εξοδος •Ο αποκωδικοποιητης παραγει τους m  2 n ελαχιστορους των n μεταβλητων. •Παραδειγμα: Decoder 3 σε 8 Αποκωδικοποιητης Decoder n … xyzxyz D0D0 D 7 … x y z D 0 D 1 D 2 D 3 D 4 D 5 D 6 D x' y' z' x' y' z' xyzxyz D0D0 D1D1 D7D7 ….

14 Αποκωδικοποιητης BCD - BCD Decoder •Να σχεδιασθει ενα κυκλωμα το οποιο οταν στις 4 εισοδους του εφαρμοζεται ενας αριθμος BCD ενεργοποιει μια απο τις 10 εξοδους του. Ειναι διαθεσιμο στο εμποριο με αριθμο σειρας TTL BCD σε δεκαδικο wxyzwxyz D0D0 D1D1 D9D9 Κανονικα χρειαζονται 10 χαρτες Karnaugh για την σχεδιαση. Μπορουμε να απλοποιησουμε την διαδικασια αν αντι 1 γραψουμε D i στον χαρτη Karnaugh. Υπαρχουν 6 αδιαφοροι οροι: yz wx X X D 0 D 1 D 3 D 2 D 4 D 5 D 7 D 6 D 8 D 9 D 0 =w'x'y'z', D 1 =w'x'y'z, D 2 =w'x'yz', ………… D 9 = wz Τι συμβαινει οταν στις εισοδους εφαρμοσθει αδιαφορη εισοδος? Στο 7442 ολες οι εξοδοι γινονται 1

15 Υλοποιηση συνδυαστικης λογικης •Ενας αποκωδικοποιητης n σε 2 n εμφανιζει στις εξοδους του ολους τους ελαχιστορους των n μεταβλητων. •Καθε συναρτηση Boole ειναι αθροισμα των ελαχιστορων της. •Κατα συνεπεια καθε συναρτηση Boole των n μεταβλητων μπορει να υλοποιηθει με εναν αποκωδικοποιητη n σε 2 n και μια πυλη OR πολλων εισοδων. •Παραδειγμα: Υλοποιηση πληρους αθροιστη. FA xyzxyz S=Σ(1,2,4,7) C=Σ(3,5,6,7) Αποκωδικοποιητης 3 σε 8 xyzxyz S C

16 Αποπλεκτες - Demultiplexers (DeMuxs) •Ο αποπλεκτης ειναι ενα κυκλωμα που δεχεται δεδομενα σε μια γραμμη εισοδου και τα μεταβιβαζει σε μια απο τις 2 n γραμμες εξοδου συμφωνα με τις τιμες των n μεταβλητων στις εισοδους ελεγχου. •Υλοποιηση αποπλεκτη 1Χ4: •Πινακας αληθειας •Ε x y D 0 D 1 D 2 D 3 •0 XX • • • • Χ4 Demux E Eισοδος x y D0D1D2D3D0D1D2D xy  • • • • E D0D1D2D3D0D1D2D3 xyxy E D0D1D2D3D0D1D2D Decoder

17 Αποπλεκτης = Αποκωδικοποιητης με εισοδο επιτρεψης (Enable) •Απο το προηγουμενο slide προκυπτει οτι: •Οταν Ε=0 ο αποκωδικοποιητης εχει 0 σε ολες τις εξοδους. Οταν Ε=1 εργαζεται κανονικα. Η εισοδος E(nable) μας επιτρεπει να συνθετουμε πολυπλοκωτερους αποκωδικοποιητες 1X4 Demux Ε D 0 D 1 D 2 D3 x y  2 σε 4 Decoder με Enable xyxy E D 0 D 1 D 2 D3 2 σε 4 Decoder 2 σε 4 Decoder xyzxyz D0D3D4D7D0D3D4D7  3 σε 8 decoder xyzxyz D0D3D7D0D3D7 •Ε x y D 0 D 1 D 2 D 3 •0 XX • • • •

18 Κωδικοποιητες - Encoders •O κωδικοποιητης εκτελει την αντιστροφη λειτουργια απο τον αποκωδικοποιητη. Ενεργοποιειται μια μονο εισοδος καθε φορα και στην εξοδο εμφανιζεται ο κωδικος αριθμος της ενεργοποιημενης εισοδου. •Παραδειγμα: Σχεδιαση κωδικοποιητη 8 σε 3 D 0 D 1 D 2 D 3 D 4 D 5 D 6 D 7 x y z n σε n encoder 2n2n n x = D 4 +D 5 +D 6 +D 7 y = D 2 +D 3 +D 6 +D 7 z = D 1 +D 3 +D 5 +D 7 Βλεπουμε οτι η D 0 δεν συνδεεται πουθενα. Οταν ειναι D 0 =1 και D i =0 τα xyz=000, αλλα το ιδιο συμβαινει οταν ολα τα D i =0 Το προβλημα λυνεται με μια επιπλεον εξοδο η οποια γινεται 0 αν η εισοδος δεν ειναι εγκυρη (= μια μονο ιση με ενα)

19 Κωδικοποιητης προτεραιοτητας Priority encoder •Ο κωδικοποιητης προτεραιοτητας ειναι ενας κωδικοποιητης του οποιου οι εισοδοι κατατασσονται κατα προτεραιοτητα. •Ενεργοποιειται καθε φορα εκεινη η εξοδος της οποιας ο κωδικος αντιστοιχει στην εισοδο με την μεγαλυτερη προτεραιοτητα που ειναι σε κατασταση 1. •Σχεδιαση κωδικοποιητη προτεραιοτητας 4 σε 2 Priority encoder Ι0Ι1Ι2Ι3Ι0Ι1Ι2Ι3 y1y2zy1y2z I 0 I 1 I 2 I 3 y 1 y 2 z X X 0 1 X X X X X X H επιπλεον εξοδος z γινεται 1 αν ολες οι εισοδοι ειναι 0. Δηλαδη z=I 0 +I 1 +I 2 +I 3 Ι 0 Ι Ι 2 Ι Χ1Χ1 Ι 0 Ι Ι 2 Ι Χ1Χ > > > y 1 = I 0 'I 1 'y 2 = I 0 'I 1 + I 0 'I 1 '

20 Πολυπλεκτες - Multiplexers •Πολυπλεξια= μεταβιβαση μεγαλου αριθμου δεδομενων μεσα απο μικροτερο αριθμο καναλιων ή γραμμων. •Πολυπλεκτης = κυκλωμα που επιλεγει πληροφοριες αναμεσα σε πολλες γραμμες εισοδου και τις κατευθυνει σε μια εξοδο. Η επιλογη γινεται μεσω γραμμων επιλογης. •Παραδειγμα: Πολυπλεκτης 4x1 4x1 I0I1I2I3I0I1I2I s 1 s 0 Y =I 0 s 0 's 1 '+I 1 s 0 s 1 '+I 2 s 1 s 2 ' +I 3 s 1 s 0 s 1 s 0 Y 0 0 I I I I 3 Y I0I1I2I3I0I1I2I3 I0I1I2I3I0I1I2I3 s 1 s 0 Y I0I0 I1I1 I2I2 I3I3 s1s1 s0s0 Decoder

21 Πολυπλεκτες - Multiplexers •O Πολυπλεκτης 2 n σε 1 υλοποιειται με εναν αποκωδικοποιητη απο n σε 2 n γραμμες, στις πυλες AND του οποιου εχουν προστεθει 2 n γραμμες εισοδου, μια σε καθε πυλη. Οι εξοδοι των πυλων ΑΝD συνδεονται σε μια πυλη OR των 2 n εισοδων. •Το μεγεθος διδεται σαν 2 n x1 και προυποθετει την υπαρξη n γραμμων επιλογης. •Συχνα οι πολυπλεκτες εχουν και μια εισοδο επιτρεψης (enable) •Οταν η εισοδος Enable = 1 το κυκλωμα λειτουργει κανονικα, ενω οταν Enable=0 οι εξοδοι γινονται 0. Μια αλλη ονομασια για την εισοδο Enable ειναι Strobe.

22 Παραδειγμα Πολυπλεκτη (74157) •Στο εμποριο διατιθεται υπο μορφη IC ενας τετραπλος πολυπλεκτης 2 σε 1, με κοινη εισοδο Enable και κοινη εισοδο επιλογης (select). • A1A2A3A4B1B2B3B4SEA1A2A3A4B1B2B3B4SE Y1Y2Y3Y4Y1Y2Y3Y4 E = 1 => ενεργοποιηση κυκλωματος S = 0 => επιλογη των Α, Υ ι =Α ι S = 1 => επιλογη των Β, Υ ι =Β ι Ε S Y i 0 X A i 1 1 B i 4πλος 2 σε 1 MUX ABSEABSE Y ABSABS E Y 0 1

23 Υλοποιηση συναρτησεων Boole •Ειδαμε οτι με εναν αποκωδικοποιητη n σε 2 n και μια πυλη OR 2 n εισοδων μπορουμε να παραστησουμε μια οποιαδηποτε συναρτηση Boole των n μεταβλητων. •Ανατρεχοντας στο λογικο διαγραμμα ενος πολυπλεκτη 2 n σε 1 βλεπουμε οτι περιεχει εναν αποκωδικοποιητη n σε 2 n και μια πυλη OR. Αρα μπορει να χρησιμοποιηθει για την υλοποιηση συναρτησεων Boole. •Η υλοποιηση γινεται αφου αναλυσουμε την συναρτηση σε αθροισμα ελαχιστορων, εφαρμοζοντας ενα 1 ή ενα 0 στις εισοδους του πολυπλεκτη αναλογα με το αν ανηκει ή οχι στην συναρτηση ο ελαχιστορος που αντιστοιχει σε καθε εισοδο. •Για συναρτησεις n μεταβλητων χρειαζομαστε εναν πολυπλεκτη 2 n σε 1

24 Υλοποιηση συναρτησεων Boole (2) •Παραδειγμα: Εστω οτι θελουμε να υλοποιησουμε την συναρτηση z=x  y=xy'+x'y με εναν πολυπλεκτη 4 σε 1. Βλεπουμε οτι z = Σ(1,2). •Αλλα η ιδια συναρτηση μπορει να υλοποιηθει και με πολυπλεκτη 2x1 •Στα επομενα θα αναπτυξουμε συστηματικο τροπο υλοποιησης συναρτησεων Boole των n μεταβλητων με πολυπλεκτες 2 n-1 x1 4x xyxy z I0I1I2I3I0I1I2I3 xyxy z  xyxy z 2x1 x y y' z=x'y+xy' 0101 

25 Υλοποιηση συναρτησεων Boole (3) •Παραδειγμα 1o: Να υλοποιηθει η F(x,y,z) = Σ (1,3,5,6) •Παραδειγμα 2o: Να υλοποιηθει η F(w,x,y,z) = Σ (0,1,3,4,8,9,15) 8x1 2 3 x1 x y z F yz x I 0 I 1 I 2 I x x' 4x1 y z 0 1 x x' F xyz w I 0 I 1 I 2 I 3 I 4 I 5 I 6 I w' w' 0 0 w 8x1 2 3 x F x y z 1 0 w' 0 w

26 Read Only Memory (ROM) •Ειδαμε οτι με εναν αποκωδικοποιητη με n εισοδους και 2 n εξοδους μπορουμε να υλοποιησουμε ολους τους ελαχιστορους n μεταβλητων. •Με πυλες OR, κατοπιν, μπορουμε να αθροισουμε ολους τους ορους που χρειαζομαστε για να υλοποιησουμε μια συγκεκριμενη συναρτηση Boole. •Μια μνημη "μονο αναγνωσης" (ROM) με n εισοδους και m εξοδους περιλαμβανει εναν αποκωδικοποιητη απο n σε 2 n και m πυλες OR μεσα στο ιδιο chip. •Οι καταλληλες συνδεσεις των εξοδων του αποκωδικοποιητη με τις πυλες OR γινονται με την διαδικασια του "προγραμματισμου". •Χρησιμοποιουνται για πολυπλοκες συναρτησεις. •Βασικα ειναι στοιχεια αποθηκευσης δεδομενων (2 n θεσεις των m bits) •Τα δεδομενα καθοριζονται απο τον χρηστη και εγγραφονται με την διαδικασια του "προγραμματισμου".

27 Read Only Memory (ROM) (2) •Οι δυο τροποι θεωρησης των ROMs •Υλοποιηση Συναρτησεων Αποθηκευση Δεδομενων Decoder απο n σε 2 n n 2n2n … m Ειδικοι συνδεσμοι Αρχικα υπαρχουν συνδεσεις μεταξυ ολων των εξοδων του αποκωδικοποιητη και ολων των εισοδων των πυλων OR. Κατα τον προγραμματισμο καταστρεφονται οι συνδεσεις που δεν χρειαζονται. Παραμενουν μονο οι απαραιτητες για την υλοποιηση μιας συναρτησης. ROM 2 n x m n m Καθε συνδυασμος απο n bits της εισοδου ονομαζεται διευθυνση (address) Καθε συνδυασμος απο m bits της εξοδου ονομαζεται λεξη μνημης (word) Mια ROM χαρακτηριζεται απο τον αριθμο των λεξεων 2 n και απο το μεγεθος τους m π.χ. Μνημη 2 5 x 8 = 32 x 8 = 256 bits

28 Mια ROM 2 5 x 8 •Συνδυαστικο κυκλωμα: ROM 32x8 5 εισοδοι8 εξοδοι Decoder 5 x 32 (32 AND + 5 NOT) A0A1A2A3A4A0A1A2A3A4 0 1 … … F 1 F 2 … F 8 32x8 = 256 συνδεσμοι προγραμματισμου

29 Υλοποιηση συνδυαστικης λογικης •Συνδυαστικο κυκλωμα με n εισοδους και m εξοδους απαιτει για την υλοποιηση του μια ROM 2 n x m. •Καταστρεφουμε τους συνδεσμους που αντιστοιχουν σε ελαχιστορους που δεν ανηκουν στην συναρτηση F i, => προγραμματισμος εξοδου F i. •Παραδειγμα: Να υλοποιηθει με ROM συνδυαστικο κυκλωμα 2 εισοδων και δυο εξοδων F 1 (A 1 A 0 ) = Σ(1,2,3), F 2 (A 1 A 0 ) = Σ(0,2). A 1 A 0 F 2 F Address Words Πινακας Προγραμματισμου Decoder 2 σε 4 A0A1A0A F 1 F 2 XXX

30 Υλοποιηση συνδυαστικης λογικης (2) •Παραδειγμα 2ο: Να υλοποιηθει με καταλληλη ROM κυκλωμα 3 εισοδων το οποιο υπολογιζει το τετραγωνο του δυαδικου αριθμου στην εισοδο του. x Α 2 Α 1 Α 0 Β 5 Β 4 Β 3 Β 2 Β 1 Β 0 x A 0 ROM 2 3 x 4 A 2 A 1 A 0 B 5 B 4 B 3 B 2 B 1 B 0 0

31 Τυποι ROM •Mask Programmable: Προγραμματιζονται στο εργοστασιο κατα την κατασκευη τους (μεγαλες ποσοτητες) •Programmable ROM (PROM): Προγραμματιζονται στο εργαστηριο με απλα μεσα. Αρχικα εχουν σε καθε διευθυνση 0 ή 1. •Erasable PROM (EPROM): Προγραμματιζονται με απλο τροπο στο εργαστηριο και "σβυνονται" οταν εκτεθουν επι αρκετη ωρα σε υπεριωδη ακτινοβολια (UV). Μπορουν να ξαναχρησιμοποιηθουν. •Electrically Erasable PROM (EEPROM): Προγραμματιζονται και σβυνονται με ηλεκτικο ρευμα.

32 Περιληψη ROM •ROM: –μοναδα υλοποιησης συνδυαστικων λογικων κυκλωματων –μοναδα αποθηκευσης δυαδικων δεδομενων •Χρησιμοποιουνται για: –υλοποιηση πολυπλοκων συνδυαστικων κυκλωματων –μετατροπη κωδικων –εκτελεση αριθμητικων πραξεων (π.χ. πολ/σμος, τετραγωνικη ριζα) –Απεικονιση χαρακτηρων στην οθονη –υλοποιηση μοναδων ελεγχου ψηφιακων συστηματων

33

34


Κατέβασμα ppt "HY120 ΨΗΦΙΑΚΗ ΣΧΕΔΙΑΣΗ Συνδυαστικα κυκλωματα με MSI και LSI."

Παρόμοιες παρουσιάσεις


Διαφημίσεις Google