Η παρουσίαση φορτώνεται. Παρακαλείστε να περιμένετε

Η παρουσίαση φορτώνεται. Παρακαλείστε να περιμένετε

Εφαρμογές Ψηφιακών Ηλεκτρονικων Programming Logic Devices (PLDs) (Συσκευές Προγραμματιζόμενης Λογικής)

Παρόμοιες παρουσιάσεις


Παρουσίαση με θέμα: "Εφαρμογές Ψηφιακών Ηλεκτρονικων Programming Logic Devices (PLDs) (Συσκευές Προγραμματιζόμενης Λογικής)"— Μεταγράφημα παρουσίασης:

1 Εφαρμογές Ψηφιακών Ηλεκτρονικων Programming Logic Devices (PLDs) (Συσκευές Προγραμματιζόμενης Λογικής)

2 Προγραμματιζόμενες Διατάξεις Μνήμη Μόνο Ανάγνωσης (ROM) – ένας σταθερός αριθμός από πύλες AND και μια προγραμματιζόμενη διάταξη πυλών OR. Προγραμματιζόμενη Λογική Πίνακα (PAL)  – μια προγραμματιζόμενη διάταξη από πύλες AND που τροφοδοτούν μια σταθερή διάταξη πυλών OR. Προγραμματιζόμενος Λογικός Πίνακας (PLA) - μια προγραμματιζόμενη διάταξη από πύλες AND που τροφοδοτούν μια προγραμματιζόμενη διάταξη πυλών OR. Σύνθετη Προγραμματιζόμενη Λογική Διάταξη (CPLD) /Προγραμματιζόμενος Πίνακας Πεδίου Πύλης (FPGA) – πιο πολύπλοκες δομές – βλέπε παράρτημα του βιβλίου για προγραμματιζόμενες λογικές διατάξεις VLSI

3 Λογικες πυλες και προγραμματιζομενοι διακοπτες Εισοδοι (Λογικες Μεταβλητες) Εξοδοι (Λογικες Συναρτησεις) Μια PLD σαν "Μαυρο κουτι"

4 f 1 συστοιχια AND συστοιχια OR Απομονωτες (Βuffers) Αντιστροφεις και P 1 P k f m x 1 x 2 x n x 1 x 1 x n x n Γενική δομή μιας Παράταξης προγραμματιζόμενης λογικής (Programmable Logic Array – PLA)

5 Διάγραμμα πυλών μιας PLA P 1 P 2 x 1 x 2 x 3 Συστοιχία ΟR Προγραμματιζομενες Συστοιχία ΑΝD Συνδεσεις P 3 P 4 x 1 x 2 +x 1 x 3 '+x 1 'x 2 'x 3 = f 1 f 2 =x 1 x 2 +x 1 'x 2 'x 3 +x 1 x 3

6 f 1 P 1 P 2 f 2 x 1 x 2 x 3 Επίπεδο OR Επίπεδο AND P 3 P 4 Συνηθισμένο σχηματικό διάγραμμα PLA f 1 =x 1 x 2 +x 1 x 3 '+x 1 'x 2 'x 3 f 2 =x 1 x 2 +x 1 'x 2 'x 3 +x 1 x 3

7 f 1 P 1 P 2 f 2 x 1 x 2 x 3 Επίπεδο AND P 3 P 4 Παράδειγμα μιας PAL (Programmable Array Logic) f 1 =x 1 x 2 x 3 '+x 1 'x 2 x 3 f 2 =x 1 'x 2 ' +x 1 x 2 x 3

8 A PLD programming unit Συσκευή προγραμματισμού PLD

9 Συσκευασια Plastic-leaded chip carrier (PLCC) με βαση

10 Complex Programmable Λogic Device - CPLD Δομή Διάταξης Πολύπλοκης Προγραμματιζόμενης Λογικής (CPLD) Υποσύστημα τυπου PAL Υποσύστημα τυπου PAL Υποσύστημα τυπου PAL Υποσύστημα τυπου PAL

11 Τμήμα μιας CPLD DQ DQ DQ Υποσύστημα τύπου PAL Υποσύστημα τυπου PAL

12 Συσκευασία και προγραμματισμός CPLD CPLD σε συσκευασία QFP (quad flat pack) Τυπωμένο κυκλωμα Προς υπολογιστή JTAG (Joint Test Action Group) προγραμματισμός

13 Programmable Logic Devices Intellectual PropertyDevelopment Software Altera The Programmable Solutions Company

14 Programmable Logic Device Families Source: Dataquest Logic Standard Logic ASIC Programmable Logic Devices (PLDs) Gate Arrays Cell-Based ICs Full Custom ICs CPLDs SPLDs (PALs) FPGAs Acronyms SPLD = Simple Prog. Logic Device PAL = Prog. Array of Logic CPLD = Complex PLD FPGA = Field Prog. Gate Array Common Resources Configurable Logic Blocks (CLB) – Memory Look-Up Table – AND-OR planes – Simple gates Input / Output Blocks (IOB) – Bidirectional, latches, inverters, pullup/pulldowns Interconnect or Routing – Local, internal feedback, and global

15 CPLDs and FPGAs CPLD FPGA ArchitecturePAL/22V10-like Gate array-like More CombinationalMore Registers + RAM DensityLow-to-medium Medium-to-high K logic gates 1K to 500K system gates PerformancePredictable timing Application dependent Up to 200 MHz today Up to 135MHz today Interconnect“Crossbar” Incremental Complex Programmable Logic Device Field-Programmable Gate Array

16 ALTERA CPLDS Hierarchical PLD structure – First level: LABs (Functional blocks); LAB is similar to SPLDs – Second Level: Interconnections among LABs LAB consists of – Product term array – Product term distribution – Macro-cells – Expander product terms Interconnection region: PIA EPROM/EEPROM based Example: MAX5K, MAX7K  Altera generic architecture

17 MAX 5000 Three wide AND gate feed an OR gate (Sum of products) XOR gate may be used in arithmetic operations or in polarity selection One flipflop per macrocell; Outputs may be registered Flipflop preset and clear are via product terms; Clock may be either system clock or internally generated Output may be driven out or fedback Feedback is both local and global; Local feedback is within macrocell and is quicker  MAX5K Macrocell

18 MAX 5000 Number of product terms to macrocell limited Wider functions implemented via expander product terms Foldback NAND structure Inputs are from PIA, expander product term and macrocell feedback Outputs of expander product term are sent to other macrocell and to itself  MAX5000 Expander Product Term

19 Δομη μιας FPGA (Field Programmable Gate Array)

20 Look-up Table δυο μεταβλητων x 1 x 2 f 0/ x 1 x 2 (b)f 1 x 1 x 2 x 1 x 2 += x 1 x f 1 f 1 Παράδειγμα λογικού block Look-up Table (LUT) x 0101 x

21 f 0/1 x 2 x 3 x 1 Ένα LUT τριών μεταβλητών

22 Figure 3.39 A section of a programmed FPGA Ένα τμήμα μιας προγραμματισμένης FPGA f 1 = x 1 x 2 f 2 =x 2 'x 3 f= f 1 +f 2

23 Ένα τμημα με δυο σειρες πυλων σε ένα standard cell chip Custom Chips, Standard Cells, Gate Arrays f 1 =x 1 x 2 +x 1 x 3 '+x 1 'x 2 'x 3 f 2 =x 1 x 2 +x 1 'x 2 'x 3 +x 1 x 3

24 Μια παράταξη πυλών τύπου "sea-of-gates"

25 f 1 =x 2 x 3 '+x 1 x 3 Υλοποίηση λογικής συνάρτησης σε συστοιχία πυλών τύπου "sea-of-gates"

26 f 1 =(x 1 +x 3 )(x 1 +x 2 ')(x 1 '+x 2 +x 3 ') f 2 =(x 1 +x 2 ')(x 1 +x 3 ')(x 1 '+x 2 ) Προγραμματιζόμενη PLA τύπου NOR-NOR (γινόμενα αθροισμάτων)

27 PLA τύπου NOR-NOR για υλοποίηση σε μορφή «άθροισμα γινομένων» f 1 =x 1 x 2 +x 1 x 3 '+x 1 'x 2 'x 3 f 2 =x 1 x 2 +x 1 'x 2 'x 3 '

28 Συστοιχια NOR PAL τύπου NOR Υλοποίηση σε «άθροισμα γινομένων» f 1 =x 1 x 2 +x 1 x 3 '+x 1 'x 2 'x 3 f 2 =x 1 x 2 +x 1 'x 2 'x 3 '+x 1 'x 1

29

30 Sel m 1– Address Read d 0 d n1– d n2– m -to-2 m decoder 0/1 Data a 0 a 1 a m1– H δομη μιας ROM 2 m xn


Κατέβασμα ppt "Εφαρμογές Ψηφιακών Ηλεκτρονικων Programming Logic Devices (PLDs) (Συσκευές Προγραμματιζόμενης Λογικής)"

Παρόμοιες παρουσιάσεις


Διαφημίσεις Google