Shema Oba tranzistora su obogaćenog tipa

Statički uvjeti rada

Svojstva Naponi logičkih razina U0 = 0 i U1 = UDD. Naponi U0 i U1 ne ovise o dimenzijama tranzistora. U statičkim stanjima izlaz je uvijek preko konačnog otpora spojen ili prema masi ili prema naponu napajanja. Ulaz CMOS invertora je visokoomski, što omogućuje veliki faktor grananja izlaza. U statičkim stanjima sklop radi bez potrošnje.

Statičke karakteristike 0,18 μm‑ski proces

porast izlaznog napona Dinamički uvjeti rada porast izlaznog napona pad izlaznog napona ukupno vrijeme kašnjenja:

Statička analiza Prag okidanja Napon praga okidanja: UP → UUL = UIZ uz: IDn = - IDp aproksimacija: za: UP = UDD/2 → r = 1

Statička analiza Podešavanje napona praga okidanja SPICE analiza:

Statička analiza Granice smetnji – jedinični nagib Primjer: UULN = 0,77 V, UULV = 1,02 V, GSN = 0,77 V, GSV = 1,8 - 1,02 = 0,78 V,

Statička analiza Granice smetnji – primjena bistabila Primjer: GS = 0,66 V

Statička analiza Skaliranje napona napajanja

Dinamička analiza Parazitni kapaciteti Kapaciteti Cgd12:

Dinamička analiza Doprinosi kapaciteta Kapaciteti Cbd1 i Cbd2: Kapaciteti Cg3 i Cg4: Ukupni kapacitet CP:

Dinamička analiza Primjer: koeficijenti Keq prosječnog kapaciteta Prijelaz izlaznog napona: uIZ = 1,8 V → 0,9 V nMOS tranzistor: uBD = - uIZ U1 = - uIZ1 = - 1,8V, U2 = - uIZ2 = - 0,9V, pMOS tranzistor: uDB = uIZ - UDD U1 = uIZ1 - UDD = 0V, U2 = uIZ2 - UDD = - 0,9V

Dinamička analiza Primjer: koeficijenti Keq prosječnog kapaciteta Prijelaz izlaznog napona: uIZ = 0 V → 0,9 V nMOS tranzistor: uBD = - uIZ U1 = - uIZ1 = 0V, U2 = - uIZ2 = - 0,9V, pMOS tranzistor: uDB = uIZ - UDD U1 = uIZ1 - UDD = - 1,8V, U2 = uIZ2 - UDD = - 0,9V

Dinamička analiza Parazitni kapaciteti - primjer CMOS invertor: l = 0,1 mm kapacitet metala iznad podloge Cm1 = 38 aF/mm2 kapacitet polisilicija iznad podloge Cp1 = 105 aF/mm2

Dinamička analiza Parazitni kapaciteti – primjer rezultati

Dinamička analiza Nadomjesni otpor nMOS tranzistor: Za proračun vremena kašnjenja: pMOS tranzisitor:

Dinamička analiza Vrijeme kašnjenja SPICE analiza: aproksimacija:

Dinamička analiza Prstenasti oscilator Sastoji se od neparnog broja invertora spojenih u lanac. Oscilira maksimalnom brzinom koju određuje kašnjenje signala kroz pojedine dijelove sklopa. Perioda oscilacija: T = n (tdNV + tdVN)

Dinamička analiza Utjecaj parametara sklopa na brzinu rada Promjena vremena kašnjenja s naponom napajanja

Dinamička analiza Optimiranje vremena kašnjenja Vrijeme kašnjenja može se skratiti: smanjenjem kapaciteta CP, povećanjem kp i kn (s povećanjem omjera W/L), povećanjem UDD. Topološko optimiranje vremena kašnjenja: Cint - kapacitet invertora (2Cgd1, 2Cgd2, Cbd1 i Cbd2), Cext - kapacitet opterećenja (Cg3, Cg4 i Cw) Optimiranje vremena kašnjenja povećanjem širine tranzistora:

Dinamička analiza Optimiranje vremena kašnjenja Optimiranje vremena kašnjenja podešavanjem odnosa veličina pMOS i nMOS tranzistora: Uz Cd2  b Cd1 i Cg2  b Cg1

Dinamička analiza Optimiranje vremena kašnjenja Promjena vremena kašnjenja CMOS invertora s omjerom širina pMOS i nMOS tranzistora.

Dinamička analiza Invertor za veća kapacitivna opterećanja Upravljanje jednim invertorom Upravljanje kaskadom invertora Broj invertora n koji minimizira vrijeme kašnjenja:

Disipacija snage Dinamička disipacija zbog nabijanja i izbijanja kapaciteta

Disipacija snage Dinamička disipacija zbog izravnog toka struje Uz UDD >> UGS0 Statička disipacija

Produkt snaga-vrijeme kašnjenja Uz fmax = 1/(2 td): Produkt energija‑kašnjenje: Primjer: UDD = 1,1 V → td = 87,2 ps PDP = 5,10 fJ EDPmin = 4,45∙10-25 Js