Δυναμική συμπεριφορά των λογικών κυκλωμάτων MOS Διάλεξη 10

Δομή της διάλεξης Εισαγωγή Αντιστροφέας NMOS με φορτίο τύπου αραίωσης Αντιστροφέας CMOS Διάφορα ζητήματα Ασκήσεις

Δυναμική συμπεριφορά των λογικών κυκλωμάτων MOS Εισαγωγή

Εισαγωγή Σε προηγούμενες διαλέξεις παρουσιάστηκε η στατική σχεδίαση των λογικών πυλών MOS Θα μελετήσουμε την απόκριση στο πεδίο του χρόνου Κάθε κόμβος έχει χωρητικότητα προς τη γείωση και δεν μπορεί να μεταβάλλει την τάση του στιγμιαία  καθυστερήσεις Υπολογισμοί για χρόνο ανόδου, χρόνο καθόδου και μέση καθυστέρηση μετάδοσης

Οι χωρητικότητες στα λογικά κυκλώματα Κατηγορίες χωρητικοτήτων: Χωρητικότητες ανάμεσα στους ακροδέκτες των MOS τρανζίστορς (μη γραμμικές) Χωρητικότητα διασυνδέσεων Απλοποίηση ανάλυσης: συγχώνευση των ανωτέρω σε μια σταθερή ενεργή κομβική χωρητικότητα C

Αντιστροφέας NMOS με φορτίο τύπου αραίωσης

Μετάβαση εξόδου από Low σε High Φόρτιση πυκνωτή από VOL σε VDD=5V Ισοδύναμο κύκλωμα φόρτισης

Μετάβαση εξόδου από Low σε High Οι σημαντικές χρονικές στιγμές t1, t4: καθορίζουν το χρόνο ανόδου t3 = τPLH για σήμα εισόδου βηματική συνάρτηση t2: το MOS αραίωσης μεταβαίνει από την περιοχή κόρου στην γραμμική περιοχή

Υπολογισμός τPLH Στον χρόνο t2 αλλάζει η διαφορική εξίσωση που περιγράφει το κύκλωμα  τμηματικός υπολογισμός: Ο φόρτος τύπου αραίωσης ξεκινά στον κόρο και επειδή υGS=0 Το στοιχείο φόρτου μένει στον κόρο για υΟ<VDD+VTNL αφού υDS=VDD-υΟ Ο χρόνος t2 για να φτάσει στο όριο του κόρου είναι (φόρτιση με σταθερό ρεύμα):

Υπολογισμός τPLH Στο χρόνο t2 ως t3, το στοιχείο φόρτου είναι στη γραμμική περιοχή, με υGS=0, υDS=VDD-υC Είναι: οπότε: Λύνοντας:

Υπολογισμός τPLH Όπου: Συνολικά έχουμε για το χρόνο τPLH:

Υπολογισμός χρόνου ανόδου Τμηματικός υπολογισμός: Στον κόρο για t1 ως t2, στη γραμμική περιοχή για t2 ως t4 VC(t2)=VDD+VTNL, V10%=VOL+0.1ΔV , V90%=VDD-0.1ΔV Στον κόρο το ρεύμα είναι σταθερό, αντίστοιχα με τον υπολογισμό τPLH έχουμε: Στη γραμμική περιοχή, λύνοντας αντίστοιχη εξίσωση, όπως στον υπολογισμό τPLH, έχουμε: Ο χρόνος ανόδου είναι λοιπόν:

Άσκηση Υπολογίστε το χρόνο καθόδου και το χρόνο τPHL

Δυναμική συμπεριφορά των λογικών κυκλωμάτων MOS Αντιστροφέας CMOS

Μετάβαση εξόδου από High σε Low Εκφόρτιση πυκνωτή από VDD=5V σε VOL=0V Ισοδύναμο κύκλωμα εκφόρτισης

Μετάβαση εξόδου από High σε Low Οι σημαντικές χρονικές στιγμές t1, t4: καθορίζουν το χρόνο καθόδου t3 = τPHL για σήμα εισόδου βηματική συνάρτηση t2: το MOS αραίωσης μεταβαίνει από την περιοχή κόρου στην γραμμική περιοχή VOL=0 VOH=VDD

Υπολογισμός τPHL Μέχρι το χρόνο t2, το NMOS είναι στον κόρο (σταθερό ρεύμα), οπότε η διαφορική εξίσωση που περιγράφει το κύκλωμα είναι: υC(t2)=υGS-VTN= VDD-VTN

Υπολογισμός τPHL Για t>t2, το NMOS είναι στη γραμμική περιοχή. Διαφορική εξίσωση: υGS=VDD, V2=υC(t2)=VDD-VTN, V3=υC(t3)=0.5(VDD+VOL) Εξίσωση:

Υπολογισμός τPHL Επομένως ο χρόνος μετάδοσης τPHL είναι: Για VTN=1V, VDD=5V, VOL=0:

Μετάβαση εξόδου από Low σε High Φόρτιση πυκνωτή από VOL=0V σε VDD=5V Ισοδύναμο κύκλωμα φόρτισης

Μετάβαση εξόδου από Low σε High Ίδια λειτουργία, αντίστοιχες εξισώσεις με αυτές στη μετάβαση High σε Low

Μέση Καθυστέρηση Μετάδοσης Συμμετρικός αντιστροφέας: λόγοι W/L στο NMOS και PMOS ώστε να αντισταθμίζεται η διαφορά στις κινητικότητες Μέση Καθυστέρηση Μετάδοσης του συμμετρικού αντιστροφέα:

Χρόνοι Ανόδου και Καθόδου Σε έναν αντιστροφέα CMOS οι χρόνοι ανόδου και καθόδου είναι περίπου διπλάσιοι από τους αντίστοιχους χρόνους καθυστέρησης μετάδοσης

Δυναμική συμπεριφορά των λογικών κυκλωμάτων MOS Διάφορα ζητήματα

Πύλες Ελάχιστου Μεγέθους Διαστασιολόγηση για σταθερή λογική καθυστέρηση (αριστερά) Αυξημένη επιφάνεια Χρήση μόνο σε κρίσιμο μονοπάτι Διαστασιολόγηση ελαχίστου μεγέθους (δεξιά) Οικονομία στην επιφάνεια (16F2 σε σχέση με 66.5F2) Χρήση όταν η καθυστέρηση δεν είναι ο κυριότερος στόχος

Πύλες Ελάχιστου Μεγέθους Καθυστέρηση χειρότερης περίπτωσης στην πύλη ελαχίστου μεγέθους NMOS: δύο τρανζίστορ ελαχίστου μεγέθους σε σειρά  καθυστέρηση μετάδοσης από High σε Low είναι: PMOS: τρία τρανζίστορ ελαχίστου μεγέθους σε σειρά  καθυστέρηση μετάδοσης από Low σε High είναι: Μέση καθυστέρηση μετάδοσης:

Γινόμενο Ισχύος Καθυστέρησης CMOS Γινόμενο Ισχύος Καθυστέρησης (PDP): PDP=Pavτp CMOS κατανάλωση: κυρίαρχη πηγή η φόρτιση – εκφόρτιση της χωρητικότητας φόρτου  Pav=CVDD2f Συχνότητα μεταγωγής f=1/T με Τ≥tr+ta+tf+tb Για max f  ta, tb τείνουν στο μηδέν και χρόνοι ανόδου και καθόδου αντιστοιχούν περίπου στο 80% του ολικού χρόνου μεταγωγής Για συμμετρική σχεδίαση αντιστροφέα: Κατώτερο όριο για το PDP: Επιθυμούμε μικρή τάση τροφοδοσίας και μικρή ενεργό χωρητικότητα φόρτου

Δυναμική συμπεριφορά των λογικών κυκλωμάτων MOS Ασκήσεις

Άσκηση 1 – Εκφώνηση (προς λύση) Μια λογική οικογένεια έχει γινόμενο καθυστέρησης-ισχύος ίσο με 100fJ. Αν μια λογική πύλη καταναλίσκει ισχύ 100μW, ποια είναι η αναμενόμενη καθυστέρηση μετάδοσης της λογικής πύλης;

Άσκηση 2 – Εκφώνηση (προς λύση) Ποιος είναι ο χρόνος ανόδου, ο χρόνος καθόδου και η μέση καθυστέρηση μετάδοσης της πύλης NMOS στο παρακάτω σχήμα, αν είναι C=0.5pF και VDD=5V;

Άσκηση 3 – Εκφώνηση (προς λύση) Ποια είναι τα μεγέθη των transistor στον αντιστροφέα NMOS με φόρτο τύπου αραίωσης, αν πρέπει να οδηγήσει μια χωρητικότητα 1pF, με μια μέση καθυστέρηση μετάδοσης ίση με 3ns; Να υποθέσετε ότι είναι VDD=3.0V και VOL=0.25V. Ποιοι είναι οι χρόνοι ανόδου και καθόδου για τον αντιστροφέα αυτό; Να χρησιμοποιήσετε VTNL=-3V (γ=0).

Άσκηση 4 – Εκφώνηση Ποιος είναι ο χρόνος ανόδου, ο χρόνος καθόδου και η καθυστέρηση μετάδοσης για ένα αντιστροφέα CMOS ελαχίστου μεγέθους, στον οποίο και οι δύο λόγοι W/L είναι 2/1; Να υποθέσετε μία χωρητικότητα φορτίου ίση με 0.5pF και VDD=3.3V.

Άσκηση 4 – Λύση Από την εξίσωση 8.14 (Μικροηλεκτρονική, Richard C. Jaeger, σελ.445) έχουμε: Αντικαθιστώντας τις τιμές και με την βοήθεια του πίνακα έχουμε: NMOS PMOS VTO 1V -1V γ 0.50 V1/2 0.75 V1/2 2φF 0.60V 0.70V Κ΄ 25μA/V2 10μA/V2

Άσκηση 5 – Εκφώνηση Ποιά είναι τα μεγέθη των transistor σε ένα αντιστροφέα CMOS, αν πρέπει να οδηγήσει μια χωρητικότητα 1 pF με μία μέση καθυστέρηση μετάδοσης ίση με 3ns; Να σχεδιάσετε τον αντιστροφέα για ίσους χρόνους ανόδου και καθόδου. Να χρησιμοποιήσετε VDD=5V, VTN=1V και VTP=-1V.

Άσκηση 5 – Λύση Από την εξίσωση 8.14 (Μικροηλεκτρονική, Richard C. Jaeger, σελ.445) για W/L=1 έχουμε: Συνεπώς για να γίνουν και οι δύο χρόνοι ίσοι με 3 ns πρέπει:

Άσκηση 6 – Εκφώνηση Η πύλη NOR τριών εισόδων του παρακάτω σχήματος υλοποιείται με transistor που έχουν όλα W/L=2/1. Ποιά είναι η καθυστέρηση μετάδοσης για την πύλη αυτή, για μία χωρητικότητα φόρτου ίση με 400 fF; Να υποθέσετε ότι είναι VDD=5 V. Ποιά θα είναι η καθυστέρηση μετάδοσης του αντιστροφέα αναφοράς για C=400 fF;

Άσκηση 6 – Λύση Από την εξίσωση 8.14 (Μικροηλεκτρονική, Richard C. Jaeger, σελ.445) για τον αντιστροφέα με (W/L)N=2 και (W/L)P=5 έχουμε : Στην συγκεκριμένη πύλη το (W/L)N παραμένει 2 αλλά το (W/L)P γίνεται 2/3. Συνεπώς έχουμε:

Άσκηση 7 – Εκφώνηση Να σχεδιάσετε την χαρακτηριστική ισχύος – καθυστέρησης για την οικογένεια αντιστροφέων CMOS που βασίζεται σε ένα αντιστροφέα στον οποίο είναι (W/L)N=(W/L)P. Να υποθέσετε ότι η χωρητικότητα φόρτου είναι C=0.2 pF. Να χρησιμοποιήσετε VDD=5 V και να μεταβάλετε την ισχύ αλλάζοντας τους λόγους W/L.

Άσκηση 7 – Λύση Από την εξίσωση 8.14 (Μικροηλεκτρονική, Richard C. Jaeger, σελ.445) για τον αντιστροφέα με (W/L)N=1 και (W/L)P=1 έχουμε : Το γινόμενο καθυστέρησης-ισχύος σ’ ένα αντιστροφέα είναι σταθερό και ισούται (εξ.8.24, Μικροηλεκτρονική, Richard C. Jaeger, σελ. 460) με: Η χαρακτηριστική ισχύος – καθυστέρησης δίνεται από την συνάρτηση και φαίνεται στο διάγραμμα στην επόμενη διαφάνεια

Άσκηση 7 – Λύση

Πανεπιστήμιο Πατρών, Πολυτεχνική Σχολή Τμήμα Ηλεκτρολόγων Μηχανικών & Τεχνολογίας Υπολογιστών Τομέας Ηλεκτρονικής & Υπολογιστών, Εργαστήριο Ηλεκτρονικών Εφαρμογών Η διάλεξη έγινε στο πλαίσιο του προγράμματος EΠΕΑΕΚ II από το μεταπτυχιακό φοιτητή Παπαμιχαήλ Μιχαήλ για το μάθημα Ψηφιακά Ολοκληρωμένα Κυκλώματα και Συστήματα Καθηγητής Κωνσταντίνος Ευσταθίου ©2008