Klasičan CMOS sklop
Svojstva klasičnog CMOS sklopa lokalna n–podloga oksidna izolacija (LOCOS) podešavanje napona praga ionskom implantacijom kanala polisilicijske upravljačke elektrode
Submikrometarski CMOS sklop
Svojstva sumikrometarskog CMOS sklopa plitka žljebna izolacija (engl. shallow trench isolation – STI) n+ polisilicij nMOS tranzistora i p+ polisilicij pMOS tranzistora dodatni slabo vodljivi slojevi uvoda i odvoda (engl. lightly doped drain – LDD) kontakti elektroda izvedeni sa slojem silicida
Tehnološki proces 0,18 μm‑ski CMOS proces tvrtke TSMC (Taiwan Semiconductor Manufacturing Corporation) pod šifrom “tsmc-018-t29b_mm_non_epi” Parametri procesa preuzeti su sa web stranice http://www.mosis.org/
MOS tranzistor Strujno‑naponske karakteristike Područje zapiranja: za uGS < UGS0 iD = 0 Triodno područje: za uGS > UGS0 koeficijent struje:
MOS tranzistor Napon praga uz napon podloge uBS = 0 u inverziji:
MOS tranzistor Napon praga - utjecaj napona podloge
MOS tranzistor Zasićenje tranzistora s dugim kanalom Područje zasićenja: za uDS > uGS - UGS0
MOS tranzistor Izlazne karakteristike tranzistora s dugim kanalom
MOS tranzistor Driftna brzina nosilaca aproksimacija:
MOS tranzistor Zasićenje tranzistora s kratkim kanalom Područje zasićenja brzine nosilaca: za uDS > UDSs struja dovoda
MOS tranzistor Izlazne karakteristike tranzistora s kratkim kanalom
MOS tranzistor Usporedba izlaznih karakteristika dugi kanal kratki kanal za UDS = UGS = 1,8 V ID = 310 mA ID = 242 mA
MOS tranzistor Usporedba prijenosnih karakteristika dugi kanal kratki kanal
MOS tranzistor Izlazne karakteristike pMOS tranzistora
MOS tranzistor Izlazne karakteristike nMOS i pMOS tranzistora nMOS tranzistor pMOS tranzistor za |UDS | = |UGS | = 1,8 V ID = 242 mA ID = 119 mA
MOS tranzistor Područje struje početka protjecanja Za uGS > UGS0
MOS tranzistor Kapaciteti MOS kapaciteti: CGS, CGB i CGD Kapaciteti osiromašenih slojeva: CBS i CBD
MOS tranzistor Struktura maksimalna vrijednost kapaciteta kanala kapaciteti preklapanja ukupni MOS kapaciteti
MOS tranzistor Raspodjela kapaciteta kanala pri prijelazu iz triodnog područja u područje zasićenja uz UDS = 0
MOS tranzistor Kapaciteti osiromašenih slojeva Cjb - gustoće kapaciteta donjeg dijela pn spoja po jedinici površine Cjw - gustoće kapaciteta bočnih stranica po jedinici dužine u = uBS za kapacitet CBS u = uBD za kapacitet CBD
MOS tranzistor Parametri kapacitivnog modela za 0,18 μm‑ski CMOS proces
MOS tranzistor Serijski otpori LRS i LRD - udaljenosti uvoda i odvoda do upravljačke elektrode RSH - slojni otpor implantiranih područja uvoda i odvoda za 0,18 μm‑ski CMOS proces: RSHn = 6,7 /, RSHp = 7,5 /
MOS tranzistor Pravila skaliranja
MOS tranzistor Primjer skaliranja
MOS tranzistor Predvidiv razvoj CMOS sklopova
MOS tranzistor Skaliranje – kratki kanal Napon praga se smanjuje sa skraćenjem kanala Napon praga praktički se linearno smanjuje s porastom napona UDS
MOS tranzistor Skaliranje – kratki kanal Napon praga povećava se sa suženjem kanala
MOS tranzistor SPICE SPICE (Simulation Program with Integrated Circuits Emphasis) - program za električku analizu sklopova PSpice - http://www.pspice.com/ unutar pragrama Microwind – http://www.microwind.org/ WinSpice - http://www.winspice.co.uk/ LTSpice/SwitcherCAD III - http://www.linear.com/software
MOS tranzistor SPICE modeli Level 1 - klasični model MOS tranzistora s dugim kanalom Level 2 - fizikalni model MOS tranzistora s kratkim kanalom Level 3 – empirijski model MOS tranzistora s kratkim kanalom BSIM (Berkeley Short‑Channel IGFET Model) - BSIM1, BSIM2, BSIM3 i BSIM4, BSIMSOI
MOS tranzistor BSIM3 i BSIM4 modeli Svojstva: za sumikrometarske tranzistore, nekoliko stotina parametra, uz nominalne vrijednosti parametara ovisnosti o dimenzijama kanala, efekti kratkog kanala poput smanjenja pokretljivosti zbog vertikalnog polja u kanalu, zasićenja brzine nosilaca, promjene napona praga s naponom odvoda, modulacije dužine kanala, struje podloge, struje početka protjecanja, jedinstven izraz za struju odvoda u svim područjima rada. Detaljniji opis modela: http://www-device.eecs.berkeley.edu/~bsim3/
MOS tranzistor Model za digitalne sklopove MOS tranzistor – radi kao sklopka za uGS < UGS0 - sklopka je isključena za uGS UGS0 - sklopka je uključena Ruk – nadomjesni otpor iz izlaznih karakteristika tranzistora
MOS tranzistor Analitički model izlaznih karakteristika za uGS < UGS0 za uGS ≥ UGS0
MOS tranzistor Parametri strujno-naponskih karakteristika 0,18 μm‑ski CMOS proces – parametri za digitalne sklopove (LM = 0,2 mm)
MOS tranzistor Usporedba realnih i aproksimiranih karakteristika
MOS tranzistor Kapaciteti kanala – digitalni sklop prosječne vrijednosti
MOS tranzistor Kapaciteti osiromašenih slojeva – digitalni sklop prosječna vrijednost kapaciteta
MOS tranzistor Tranzistori za analogne sklopove izvode se s debljim oksidom radi većeg napona napajanja, izvode se s dužim kanalom radi većeg izlaznog otpora (LM = 1 mm), rade u području zasićenja. Analitički model izlaznih karakteristika
MOS tranzistor Tranzitori za analogne sklopove nMOS tranzistor pMOS tranzistor LM = 1 mm, W/L = 1,5
MOS tranzistor Parametri strujno-naponskih karakteristika 0,18 μm‑ski CMOS proces – parametri za analogne sklopove (LM = 1 mm)
MOS tranzistor Nadomjesni spoj za mali signal
MOS tranzistor Niskofrekvencijski parametri
MOS tranzistor Kapaciteti
Bipolarni tranzistori Supstratni pnp tranzistor: emiter - p+ područje uvoda ili odvoda , baza - lokalna n‑podloga, kolektor - zajednička p‑podloga. npn tranzistor: dodatne p‑bazne difuzije ili implantacije unutar lokalne n‑podloge, kolektor - lokalna n‑podloga, emiter – n+ područja uvoda ili odvoda.
Otpornici Slojevi CMOS strukture: (za 0,18 μm‑ski proces) n+ sloj - 59 /, lokalna n‑podloga - 925 /, polisilicij - 337 /. MOS tranzistori u triodnom području: veći otpor, ali nelinearnost.
Kondenzatori Kapacitet između dva polisilicijska sloja MOS tranzistori s kratko spojenim uvodom i odvodom