Η παρουσίαση φορτώνεται. Παρακαλείστε να περιμένετε

Η παρουσίαση φορτώνεται. Παρακαλείστε να περιμένετε

1 ΗΥ 120 Αλγοριθμικες μηχανες καταστασεως Algorithmic State Machines – ASM 2 nd part.

Παρόμοιες παρουσιάσεις


Παρουσίαση με θέμα: "1 ΗΥ 120 Αλγοριθμικες μηχανες καταστασεως Algorithmic State Machines – ASM 2 nd part."— Μεταγράφημα παρουσίασης:

1 1 ΗΥ 120 Αλγοριθμικες μηχανες καταστασεως Algorithmic State Machines – ASM 2 nd part

2 2 Υλοποιηση του Ελεγκτη με Πολυπλεκτες Ενα δευτερο παραδειγμα Παραδειγμα #2

3 3 Υλοποιηση του Ελεγκτη με Πολυπλεκτες Ενα δευτερο παραδειγμα

4 4 Θεματα χρονισμου Δινεται το πιο κατω διαγραμμα ASM AVAIL Start A←0 Q0Q IDLE MUL0 MUL1 Exit Εισοδος

5 5 Παραδειγμα Σχεδιασης: Πολλαπλασιαστης Δυαδικων Πολλαπλασιαστης θετικων δυαδικων αριθμων Παραδειγμα πολλαπλασιασμου «με το χερι» Πολλαπλασιαστεος Πολλαπλασιαστης Γινομενο

6 6 Εναλλακτικος τροπος πολ/σμου Πολλαπλασιαστεος Πολλαπλασιαστης Αρχικο μερικο γινομενο Προσθεση πολλαπλασιαστεου επειδη το 1ο bit του πολ/στη ειναι Μερικο γινομενο μετα την προσθεση και πριν την ολισθηση Μερικο γινομενο μετα την ολισθηση Προσθεση πολ/στεου επειδη το 2ο bit του πολ/στη ειναι Μερικο γινομενο μετα την προσθεση και πριν την ολισθηση Μερικο γινομενο μετα την ολισθηση Μερικο γινομενο μετα την ολισθηση επειδη το 3ο bit του πολ/στη ειναι Μερικο γινομενο μετα την ολισθηση επειδη το 4ο bit του πολ/στη ειναι Προσθεση πολλαπλασιαστεου επειδη το 5ο bit του πολ/στη ειναι Μερικο γινομενο μετα την προσθεση και πριν την ολισθηση Μερικο γινομενο μετα την τελικη ολισθηση Εδω εχουμε ενδιαμεση και προσωρινη υπερχειλιση

7 7 Χονδρικο διαγραμμα του Πολ/στη n-bit Σηματα ελεγχου Πολ/στεος Πολ/στης  log 2 n  = o μικροτερος ακεραιος αριθμος που υπερβαινει τον log 2 n

8 8 Χονδρικο διαγραμμα του Πολ/στη n-bit Σηματα ελεγχου Πολ/στεος Πολ/στης

9 9 Εξαρτηματα του πολ/στη Καταχωρητης Β n-bit για αποθηκευση του πολ/στεου Καταχωρητης ολισθησης Q n-bits για αποθηκευση του πολ/στη και του λιγότερο σημαντικου μερους του γινομενου Καταχωρητης ολισθησης Α n-bits για αποθηκευση των μερικων γινομενων και του περισσοτερο σημαντικου μερους του γινομενου Flip-flop C με συγχρονο clear για προσωρινη αποθηκευση κρατουμενου (υπερχειλισης) Μετρητη P των  log2n  -bits o οποιος μετρα προς τα κατω απο το n-1 εως το 0, για να σταματησει την λειτουργια του πολ/στη. Πρεπει να εχει παραλληλη φορτωση. Μοναδα ελεγχου η οποια εχοντας ως εισοδους το σημα εναρξης GO, το σημα μηδενισμου Z του καταχωρητη Ρ (περας διαδικασιας) και την τιμη του τρεχοντος bit του πολ/στη Q 0 διδει τα καταλληλα σηματα ελεγχου για φορτωση των παραγοντων και του αριθμου των bits, για προσθεση, για ολισθηση και για μηδενισμο του flip-flop C.

10 10 Διαγραμμα ASM του πολ/στη Z Q0Q0 C← 0, A← 0 P ← n-1 A ← A+B C ← C out C← 0, C║A║Q ← sr C║A║Q, P ← P-1 IDLE MUL0 G MUL1 1 0 C║A║Q = καταχωρητης που προκυπτει απο τον συνδυασμο των καταχωρητων C, A και Q sr R = shift right του R Οι καταχωρητες Β και Q φορτωνονται πριν την εναρξη λειτουργιας του πολ/στη

11 11 Σηματα ελεγχου του δυαδικου Πολ/στη

12 12 Σηματα ελεγχου του δυαδικου πολ/στη Z Q0Q0 C← 0, A← 0 P ← n-1 A ← A+B C ← C out C← 0, C║A║Q ← sr C║A║Q, P ← P-1 IDLE MUL0 G MUL1 1 0

13 13 Εξαγωγη διαγραμματος καταστασεων απο το διαγραμμα ASM G Z IDLE MUL0 MUL G=0 IDLE 00 MUL0 01 MUL1 10 G=1 Z=1 Z=0 Διαδοχη καταστασεων στο διαγραμμα ASM Ισοδυναμο διαγραμμα καταστασεων Κωδικοποιηση καταστασεων M 1 M 0 IDLE = 0 0 MUL0 = 0 1 MUL1 = 1 0

14 14 Πινακας καταστασεων του υποσυστηματος ελεγχου IDLE 00 MUL0 01 MUL1 10 G=1 Z=1 Z=0 Παρουσα Επομενη Εξοδοι κατασταση Εισοδοι κατασταση ελεγκτη Ονομα Μ 1 Μ 0 G Z M 1 M 0 IDLE MUL0 MUL X IDLE X MUL0 0 1 X X X MUL1 1 0 X X X X X X X X Απο τον πινακα καταστασεων μπορουμε να σχεδιασουμε το κυκλωμα του ελεγκτη χρησιμοποιωντας JK flip-flops (οποτε πρεπει να συμπληρωθει ο πιο πανω πινακας με τις στηλες των εισοδων των flip-flops, και να βρεθουν με την βοηθεια χαρτων Karnaugh οι εξισωσεις εισοδων των flip-flop,κ.ο.κ.) ή D flip-flops και αποκωδικοποιητη οποτε γραφουμε κατευθειαν τις εξισωσεις εισοδων τους: D M0 = M 0 (t+1) = IDLEG + MUL1Z, και D M1 = M 1 (t+1) = MUL0

15 15 Υλοποιηση με D flip-flops και decoder D M0 = IDLEG + MUL1Z, και D M1 = MUL0

16 16 Διαγραμμα ASM Ισοδυναμα κυκλωματα D Q > Clock Κατασταση Κουτι καταστασης Exit Entry x 01 Exit 0 Exit 1 Entry x Exit 1 Control Κουτι υπο-συνθηκη Exit Entry 1 Entry 2 x 01 Entry Exit 0Exit 1 x Entry Exit 1Exit 0 Κουτι αποφασης 2 Entry 2Entry 1 Exit Συμβολη

17 17 Υλοποιηση του ελεγκτη με ενα D flip-flop ανα κατασταση Z Q0Q0 C← 0, A← 0 P ← n-1 A ← A+B C ← C out C← 0, C║A║Q ← sr C║A║Q, P ← P-1 IDLE MUL0 G MUL1 1 0

18 18 Υλοποιηση του ελεγκτη με ενα D flip-flop ανα κατασταση: Εναλλακτικος τροπος IDLE 00 MUL0 01 MUL1 10 G=1 Z=1 Z=0 D IDLE = IDLE G' + MUL1 Z D MUL0 = IDLE G + MUL1 Z' D MUL1 = MUL0 G=0 D Q > D Q > D Q > IDLE MUL0 MUL1 G Z Clock G Initialize Load Q0Q0 Shift_dec Clear_C Initialize

19 19 Συγκριση κυκλωματων ελεγκτη D Q > D Q > D Q > IDLE MUL0 MUL1 G Z Clock G Initialize Load Q0Q0 Shift_dec Clear_C Initialize

20 20

21 21

22 22


Κατέβασμα ppt "1 ΗΥ 120 Αλγοριθμικες μηχανες καταστασεως Algorithmic State Machines – ASM 2 nd part."

Παρόμοιες παρουσιάσεις


Διαφημίσεις Google