Kαταχωρητες και Μετρητες (Registers και Counters) S0 F0 S1 F1 S2 F2…. Kαταχωρητες

Καταχωρητες/Μετρητες Περιεχουν n FFs μεγιστος αριθμος καταστασεων; … επομενη κατασταση οριζεται απο σημα(τα) εισοδου παρουσα κατασταση συνδυασμος τυπικα περιλαμβανουν CLEAR/RESET, CLOCK Mετρητες παραγουν μια προκαθορισμενη σειρα καταστασεων Εννοια ιεραρχιας (χρηση blocks)

4-bit Καταχωρητης (4ins/4outs) CLR’ Q3:0(t+1) 0 0 1 D3:0

4-bit Καταχωρητης (4ins/4outs)

4-bit Καταχωρητης (4ins/4outs)

Διατήρηση Προηγούμενης Κατάστασης CLR’ LD Q3:0(t+1) 0 X 0 1 0 Q3:0(t) 1 1 D3:0

4-bit Καταχωρητης (4ins/4outs) C CLK LOAD LΟΑD C 0 1 1 CLK

Clock Gating για διατηρησης προηγουμενη κατασταση

Clock Gating για διατηρησης προηγουμενη κατασταση -κακο στυλ σχεδιασμου -clock skew

4-bit Καταχωρητης με Διατηρηση Καταστασής (χωρίς cg)

4-bit Καταχωρητης με Διατηρηση Καταστασης (χωρις cg) ???? Α LΟΑD Α 1

4-bit Καταχωρητης με Διατηρηση Καταστασης (χωρις cg) ???? Α LΟΑD Α 0 Q0(t) 1 D0

4-bit Καταχωρητης με παραλληλη ενημερωση (οχι cg) Α LΟΑD Α 0 Q0(t) 1 D0

4-bit Καταχωρητης με παραλληλη ενημερωση (οχι cg)

Παραληλλοί Καταχωρητές Α3:0 Q3:0 Load Clk 4-bit Clk Load A3:0 Q3:0 F 4 4 A A B C D D 2

Παραληλλοί Καταχωρητές Α3:0 Q3:0 Load Clk 4-bit Clk Load A3:0 Q3:0 F 4 4 A A B C D D 2 3 3 3 4 4 A A A A A

Διατήρηση Κατάστασης Clock Gating Πολυπλέκτη στην εισοδο καθε F/F

Kαταχωρητες Oλισθησης (Shift Registers) Sin Sout Clk 4-bit Aρχική Κατάσταση 1011 Sin = 0 Τ1 0101 Τ2 0010 Τ3 0001

Kαταχωρητες Oλισθησης (Shift Registers) Sin Sout Clk 4-bit Aρχική Κατάσταση 1011 Sin = 0 Τ1 0101 Τ2 0010 Τ3 0001

Kαταχωρητες Oλισθησης (Shift Registers) Sin Sout Clk 4-bit Aρχική Κατάσταση 1011 Sin = 0 Τ1 0101 Τ2 0010 Τ3 0001

Kαταχωρητες Oλισθησης (Shift Registers) Sin Sout Clk 4-bit Aρχική Κατάσταση 1011 Sin = 0 Τ1 0101 Τ2 0010 Τ3 0001

Kαταχωρητες Oλισθησης (Shift Registers) Εξοδος ενος FF εισοδος σε αλλο FF

Σειριακη Μεταφορα Δεδομενων

Σειριακη Μεταφορα Δεδομενων

Σειριακη Μεταφορα Δεδομενων

Σειριακη Μεταφορα Δεδομενων

Σειριακη Μεταφορα Δεδομενων

Σειριακη vs Παραλληλη Επεξεργασια Παράλληλη: πιο αποδοτικη(γρήγορη) Σειριακή: πιο λιγα συρματα/λογικη (φτηνή)

Παραδειγμα Προσθεση Αριθμων Διαβαστε βιβλιο Παραλληλη Λυση Σειριακη Λυση Συγκριση

Σειριακη Προσθεση Αριθμων (με clock gating)

Σειριακος Αλγοριθμος X+Y Shift-in X στο Β Clear καταχωρητη Α και Carry FF Προσθεσε Β στο 0/Shiftin Y στο Β μετακινα Χ στο Α Β περιεχει το Υ Προσθεση Α+Β Ποσους κυκλους/βηματα; Διαγραμμα καταστασεων/Υλοποιηση

Shift Register με παραλληλη ενημερωση Α3:0 Q3:0 Sin Shift Load Clk 4-bit

Shift Register με παραλληλη ενημερωση

Shift Register με παραλληλη ενημερωση

Shift Register με παραλληλη ενημερωση

Shift Register με παραλληλη ενημερωση

Oλισθητης Δυο Κατευθυνσεων (Bidirectional Shifter) Α3:0 Q3:0 S1:0 LeftSin RightSin Clk 4-bit

Oλισθητης Δυο Κατευθυνσεων (Bidirectional Shifter) Qi-1 Qi ????? Di Qi+1

Oλισθητης Δυο Κατευθυνσεων (Bidirectional Shifter)

Shifting... Aριστερά Δεξιά Στην C int x = 9, y; y = x << 3; μετακίνα 1001 3 θέσεις αριστερά Δεξιά μετακινα 1001 2 θέσεις δεξιά Στην C int x = 9, y; y = x << 3; y = x >> 2;

Mετρητες (Counters) Παιρνουν απο προκαθορισμενες καταστασεις οταν υπαρχει παλμος στην εισοδο οχι απαραιτητα στην σειρα και ολες τιμες 0,1..2n-1 Δεν εχουν σηματα εισοδου εκτος απο ρολοι Ασυχρονοι παλμοι εισοδου οχι μονο απο ρολοι (εξοδοι FF) Mετρητες Ριπης (ripple counters) Συγχρονοι παλμοι εισοδου απο ρολοι Δυαδικοι μετρητες

Μετρητές Ριπής Clk Q0 Q1 Q2 Q3

Μετρητες Ριπης (ripple counters) Αρχικη Κατασταση 0000 Εξοδος FFi εισοδος ρολογιου στο FFi+1 Oλα JK εισόδοι στο 1 Αρνητικη ακμη προκαλει αλλαγη Ριπη(rippling) οταν εχουμε 111s oχι ολες οι αλλαγες ταυτοχρονα κρισιμο μονοπατι;;;;;; συναρτηση αριθμου FF ποσο γρηγορο το ρολοι;;;;

Συχρονοι Μετρητες Μεθοδολογια Σχεδιασμου Συχρονων Ακολουθιακων Κυκλωματων για μικρους μετρητες (πρώτες αρχές) ιεραρχια/κατανοηση για μεγαλους

Πινακας Καταστασεων και Εξισωσεις Εισοδου με JK FFs

Πινακας Καταστασεων και Εξισωσεις Εισοδου με JK FFs

Eξισωσεις J0= 1 K0= 1 J1= Q0 K1= Q0 J2= Q0 Q1 K2= Q0 Q1 J3= Q2Q0 Q1 K3= Q2Q0 Q1 Kατανοηση: ενα FF αλλαζει οταν ολα τα προηγουμενα bits ειναι 1 Ji= Ki=

Συχρονος μετρητης με enable

Συχρονος μετρητης με D FFs Di=Qi(Q0Q1..Qi-1EN) Serial Gating Parallel Gating

Συχρονος μετρητης με count enable και parallel load LΟΑD COUNT Q3:0(t+1) 0 0 Q3:0(t) 0 1 Q3:0(t)+1 1 x D3:0

Συχρονος μετρητης με count enable και parallel load LΟΑD COUNT Q3:0(t+1) 0 0 Q3:0(t) 0 1 Q3:0(t)+1 1 x D3:0

Συχρονος μετρητης με count enable και parallel load LΟΑD COUNT Q3:0(t+1) 0 0 Q3:0(t) 0 1 Q3:0(t)+1 1 x D3:0

Συχρονος μετρητης με count enable και parallel load Xρησιμοι για υλοποιηση ροης ελεγχου για προεκταση

Iεραρχικοί Μετρητές 8-bit counter με δύο 4-bit counter Α3:0 Q3:0 Load Count Clk CO Α3:0 Q3:0 Load Count Clk CO

ΒCD μετρητης με Δυαδικο μετρητη (0,1,2,..,9,0,1,2,..,9,...

ΒCD μετρητης (Πινακας Καταστασεων)

ΒCD μετρητης με Τ FFs

ΒCD μετρητης με Τ FFs

ΒCD μετρητης με Δυαδικο μετρητη (0,1,2,..,9,0,1,2,..,9,...

Μετρητες και Αχρησιμοποιητες Καταστασεις JA= B KA=B JB= C KB=1 Jc= B’ Kc=1