Συστήματα CAD Πανεπιστήμιο Θεσσαλίας Σχολή Θετικών Επιστημών

Slides:



Advertisements
Παρόμοιες παρουσιάσεις
Υπηρεσίες δικτύων επικοινωνίας
Advertisements

Συνδυαστικά Κυκλώματα
Εισαγωγή στις Τεχνολογίες της Πληροφορικής και των Επικοινωνιών
Το υλικο του Υπολογιστη
Τα πλέον ενεργητικά σωματίδια στο επίπεδο της θάλασσας
ΗΥ220 Εργαστήριο Ψηφιακών Κυκλωμάτων
Ημιαγωγοί – Τρανζίστορ – Πύλες - Εξαρτήματα
ΕΝΟΤΗΤΑ 10Η Η ΓΛΩΣΣΑ VHDL: ΑΚΟΛΟΥΘΙΑΚΑ ΚΥΚΛΩΜΑΤΑ
Μνήμη και Προγραμματίσιμη Λογική
Domino Circuit Analysis from Chapter 6, Problem 22 Digital Integrated Circuits-J.Rabey Φοιτητής: Πετούμενος Παύλος ΑΜ: 4828 Έτος: Ε’
Δυναμική συμπεριφορά των λογικών κυκλωμάτων MOS
ΠΡΟΗΓΜΕΝΑ ΨΗΦΙΑΚΑ ΣΥΣΤΗΜΑΤΑ
ΕΝΟΤΗΤΑ 7Η ΑΚΟΛΟΥΘΙΑΚΑ ΚΥΚΛΩΜΑΤΑ ΤΗΣ ΤΥΠΙΚΗΣ ΛΟΓΙΚΗΣ
Μνημη τυχαιας προσπελασης (Random Access Memory - RAM)
ΕΝΟΤΗΤΑ 8η Μετατροπείς Αναλογικού Σήματος σε Ψηφιακό (ADC)
Ηλεκτρονική Ενότητα 5: DC λειτουργία – Πόλωση του διπολικού τρανζίστορ
Ολοκληρωμένα κυκλώματα (ICs) (4 περίοδοι)
Σχεδίαση και Υλοποίηση IIR φίλτρων
Συγχρονα Ακολουθιακα Κυκλωματα Flip-Flops Καταχωρητες
Συνδυαστικά Κυκλώματα
ΗΥ220 - Βασίλης Παπαευσταθίου1 ΗΥ220 Εργαστήριο Ψηφιακών Κυκλωμάτων Χειμερινό Εξάμηνο Χρονισμός Σύγχρονων Κυκλώματων, Καταχωρητές και Μανταλωτές.
ΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων Χειμερινό Εξάμηνο 2009
Τα μέσα μνήμης του Η.Υ.
ΚΙΝΔΥΝΟΙ (HAZARDS) ΣΤΑ ΣΥΝΔΥΑΣΤΙΚΑ ΚΥΚΛΩΜΑΤΑ Hazard είναι κάθε στιγμιαίο λάθος (glitch) που εμφανίζεται στην έξοδο ενός συνδυαστικού κυκλώματος Οφείλεται.
Συνδυαστικά Κυκλώματα (Combinational Circuits)
Εισαγωγή στην Ηλεκτρονική
ΗΥ-220 Verilog HDL. Τα βασικά.... ΗΥ-220 – Ιάκωβος Μαυροειδής2 Βασική Ροή Σχεδίασης Requirements SimulateRTL Model Gate-level Model Synthesize SimulateTest.
Πανεπιστήμιο Θεσσαλίας ΤΜΗΜΑ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΗΥ231 – Εισαγωγή στην Ηλεκτρονική Διδάσκων: Νέστωρ Ευμορφόπουλος.
Kαταχωρητές και Μετρητές (Registers και Counters)
Παρασιτικές ποσότητες τρανζίστορ και αγωγών διασύνδεσης
Υλοποίηση λογικών πυλών με τρανζίστορ MOS
ΗΥ220 - Βασίλης Παπαευσταθίου1 ΗΥ220 Εργαστήριο Ψηφιακών Κυκλωμάτων Χειμερινό Εξάμηνο Ροή Σχεδίασης Κυκλωμάτων και Εργαλεία CAD.
6/25/2015HY220: Ιάκωβος Μαυροειδής1 Computer Aided Design CAD tools Functional DesignSpecificationsLogic DesignCircuit DesignPhysical DesignFabrication.
ΧΡΟΝΟΙ ΕΓΚΑΘΙΔΡΥΣΗΣ (SETUP) ΚΑΙ ΚΡΑΤΙΣΗΣ (HOLD) Για τη σωστή λειτουργία των flip/flops πρέπει να ικανοποιούνται οι set-up και hold time απαιτήσεις Set-up.
Πανεπιστήμιο Θεσσαλίας Εργαστήριο Ηλεκτρονικής. Σύντομο ιστορικό  Ιδρύθηκε το 2001  5 μέλη ΔΕΠ  6 συνεργαζόμενοι ερευνητές  Περίπου 30 υποψήφιοι διδάκτορες.
ΠΑΡΑΔΕΙΓΜΑ: ΤΑ ΕΠΙΠΕΔΑ ΥΛΙΚΟΥ – ΛΟΓΙΣΜΙΚΟΥ ΣΕ ΕΝΑΝ ΥΠΟΛΟΓΙΣΤΗ.
6-1 Ορισμοί Στατικά – δυναμικά στοιχεία: – Δυναμικά – με ρολόι – Στατικά – χωρίς ρολόι Αλλά: στατική αποθήκευση -- δυναμική αποθήκευση: –Στατική αποθήκευση.
ΨΗΦΙΑΚΑ ΣΥΣΤΗΜΑΤΑ 1 Διάλεξη 12: Διάλεξη 12: Καταχωρητές - Μετρητές Δρ Κώστας Χαϊκάλης.
ΨΗΦΙΑΚΑ ΣΥΣΤΗΜΑΤΑ Διάλεξη 8: Ολοκληρωμένα κυκλώματα – Συνδυαστική λογική – Πολυπλέκτες – Κωδικοποιητές - Αποκωδικοποιητές Δρ Κώστας Χαϊκάλης ΨΗΦΙΑΚΑ ΣΥΣΤΗΜΑΤΑ.
Ψηφιακή Σχεδίαση Τ.Ε.Ι. Κρήτης Σχολή Τεχνολογικών Εφαρμογών Τμ. Μηχανικών Πληροφορικής.
Έβδομο μάθημα Ψηφιακά Ηλεκτρονικά.
Ένατο μάθημα Ψηφιακά Ηλεκτρονικά.
Συστήματα CAD Πανεπιστήμιο Θεσσαλίας Σχολή Θετικών Επιστημών
Συστήματα CAD Πανεπιστήμιο Θεσσαλίας Σχολή Θετικών Επιστημών
Συστήματα CAD Πανεπιστήμιο Θεσσαλίας Σχολή Θετικών Επιστημών
Συστήματα CAD Πανεπιστήμιο Θεσσαλίας Σχολή Θετικών Επιστημών
Συστήματα CAD Πανεπιστήμιο Θεσσαλίας Σχολή Θετικών Επιστημών
Σχεδίαση CMOS Ψηφιακών Ολοκληρωμένων Κυκλωμάτων
Συστήματα CAD Πανεπιστήμιο Θεσσαλίας Σχολή Θετικών Επιστημών

Συστήματα CAD Πανεπιστήμιο Θεσσαλίας Σχολή Θετικών Επιστημών
Self-resetting domino
αναγκαίο κακό ή δώρο εξ’ ουρανού;
Ανάλυση διακοπτικών κυκλωμάτων με την
Ψηφιακή Σχεδίαση Εργαστήριο Τετάρτη 9/12/2015.
ΑΚΟΛΟΥΘΙΑΚΑ ΣΤΟΙΧΕΙΑ.
Διάλεξη 11: Ανάλυση ακολουθιακών κυκλωμάτων Δρ Κώστας Χαϊκάλης
Programmable Logic Technologies
Εισαγωγή στη VHDL 5/8/2018 Εισαγωγή στη VHDL.
“Ψηφιακός έλεγχος και μέτρηση της στάθμης υγρού σε δεξαμενή"
ΕΞΟΜΟΙΩΣΗ SPICE ΧΑΡΑΚΤΗΡΙΣΤΙΚΗ ΜΕΤΑΦΟΡΑΣ ΤΑΣΗΣ CMOS ΑΝΤΙΣΤΡΟΦΕΑ
ΤΕΧΝΟΛΟΓΙΑ ΠΡΟΗΓΜΕΝΩΝ ΨΗΦΙΑΚΩΝ ΚΥΚΛΩΜΑΤΩΝ ΚΑΙ ΣΥΣΤΗΜΑΤΩΝ
Γιώργος Αγγελόπουλος Α.Μ. : 5902
Ψηφιακή Σχεδίαση εργαστήριο
Ένα ακολουθιακό κύκλωμα καθορίζεται από τη χρονική ακολουθία των ΕΙΣΟΔΩΝ, των ΕΞΟΔΩΝ και των ΕΣΩΤΕΡΙΚΩΝ ΚΑΤΑΣΤΑΣΕΩΝ ΣΥΓΧΡΟΝΑ: Οι αλλαγές της κατάστασης.
ΗΜΥ-210: Λογικός Σχεδιασμός Εαρινό Εξάμηνο 2005
Εργασίες 9ου – 10ου Εργαστηρίου
ΗΜΥ-210: Λογικός Σχεδιασμός Εαρινό Εξάμηνο 2005
ΗΜΥ-210: Λογικός Σχεδιασμός Εαρινό Εξάμηνο 2005
Καταχωρητής Ι3 Α3 D Ι2 Α2 D Ι1 Α1 D Ι0 Α0 D CP.
Μεταγράφημα παρουσίασης:

Συστήματα CAD Πανεπιστήμιο Θεσσαλίας Σχολή Θετικών Επιστημών Ροή Πληροφορικής Δαδαλιάρης Αντώνιος: dadaliaris@cs.uth.gr

Design For Testability (1) Controllability: Η δυνατότητα να θέσουμε κάποιους κόμβους του κυκλώματος στη λογική τιμή που θέλουμε. Observability: Η δυνατότητα να παρατηρήσουμε τις τιμές των εσωτερικών κόμβων της σχεδίασης. Design For Testability (DFT): Τεχνικές που εφαρμόζονται κατά τη σχεδίαση ενός ολοκληρωμένου κυκλώματος και βοηθούν την ελεγξιμότητα του κυκλώματος. Test Costs: Test Generation, Fault Simulation, Fault Location, Test Equipment, Test Application Time Test Difficulties: Sequential > Combinational Random Logic > Structured Asynchronous > Synchronous

Design For Testability (2) Πλεονεκτήματα: Fault Coverage. Χρόνος δημιουργίας test. Χρόνος εφαρμογής test. Συνολικό κόστος κατασκευής. Μειονεκτήματα: Συνολικός χρόνος σχεδίασης. Επιπλέον υλικό (καταλαμβανόμενος χώρος, καθυστερήσεις κλπ.).

Design For Testability (3) Μέθοδοι: Ad-Hoc Scan Design Το στάδιο του DFT ενσωματώνεται σε αυτό της σύνθεσης με χρήση κατάλληλων εργαλείων όπως ο DFT Compiler της Synopsys. Η σημαντικότερη τεχνική που χρησιμοποιείται είναι η δημιουργία scan chains εντός του κυκλώματος (εύκολος τρόπος να θέσουμε την τιμή εισόδου και να παρατηρήσουμε το αποτέλεσμα στην έξοδο κάθε flip flop).Ένα scan chain περιλαμβάνει τα ακόλουθα σήματα: Scan In Scan Out Scan Enable Clock

Design For Testability (4) Scan In: σήμα που προσδιορίζει την τιμή εισόδου του κάθε flip flop. Scan Out: σήμα που προσδιορίζει την τιμή εξόδου του κάθε flip flop. Scan Enable: σήμα του οποίου η τιμή καθορίζει το κατά πόσο το εκάστοτε flip flop ανήκει στην συνολική αλυσίδα καταχωρητών που δημιουργείται (shift register). Στην περίπτωση του full scan όλα τα flip flop ανήκουν σε ένα και μοναδικό scan chain, το οποίο έχει ένα σήμα Scan In και ένα σήμα Scan Out. Clock: σήμα ρολογιού το οποίο χρησιμοποιείται για τον έλεγχο της λειτουργίας των flip flop κατά την ολίσθηση της τιμής που έχει δοθεί από το σήμα Scan In. DFT Process Αλλαγή της τιμής του σήματος Scan Enable των flip flop που αποτελούν τμήμα του scan chain. Ορισμός της τιμής του σήματος Scan In. Απενεργοποίηση του scan chain μέσω του σήματος Scan Enable. Αρχή παλμού ρολογιού και αποθήκευση αποτελεσμάτων στα flip flop που θέλουμε να ελέγξουμε.

Automatic Test Pattern Generation Με τον όρο Automatic Test Pattern Generation (ATPG) αναφερόμαστε σε μια μεθολογία που χρησιμοποιείται κατά την σχεδίαση ολοκληρωμένων κυκλωμάτων για την εύρεση των κατάλληλων ακολουθιών εισόδου που μπορούν να “προκαλέσουν“ κατάλληλα σφάλματα στην λειτουργία του κυκλώματος τα οποία δύναται να βοηθήσουν τον σχεδιαστή στην αναπροσαρμογή της. CAD Tool: TetraMAX (Synopsys) Fault Models: Stuck-At Fault Model Transistor Faults Bridging Faults Opens Faults Delay Faults

Formal Verification (1) Ιδιαιτέρως χρήσιμη για συνδυαστικά κυκλώματα και ψηφιακά κυκλώματα με εσωτερικές αναπαραστάσεις μνήμης. CAD Tool: Formality (Synopsys)

Formal Verification (2) Validation:“Προσπαθούμε να δημιουργήσουμε το σωστό κύκλωμα;“ Verification: “Δημιουργήσαμς το σωστό κύκλωμα;“

Power Analysis (1) Κατανάλωση Ισχύος (Power Consumption): Dynamic Power: Η δυναμικά καταναλισκόμενη ισχύς οφείλεται στην φόρτιση και εκφόρτιση της χωρητικότητας φορτίου στην έξοδο κάθε πύλης. Short-Circuit Power: Κατά την μετάβαση της εξόδου μιας πύλης μεταξύ δύο διαφορετικών επιπέδων δυναμικού, υπάρχει μια χρονική περίοδος που τόσο τα PMOS όσο και τα NMOS τρανζίστορ που την αποτελούν, παραμένουν ανοιχτά, δημιουργώντας έτσι ένα μονοπάτι από την πηγή προς την γείωση. Static Power (Leakage Power): Διαρροή ισχύος. Ακόμη και όταν οι πύλες δεν “λειτουργούν“ (εναλλαγή λογικών τιμών εξόδου), παρουσιάζεται διαρροή ισχύος.

Power Analysis (2) Ο υπολογισμός και η ανάλυση της καταναλισκόμενης ισχύος ενός κυκλώματος δύναται να πραγματοποιηθούν σε διαφορετικά επίπεδα λεπτομέρειας (αφαίρεσης): Circuit Level Power Analysis: Προσομοιωτές κυκλωμάτων όπως το SPICE. Static Power Analysis: Στατικός υπολογισμός βασιζόμενος σε στοιχεία/χαρακτηριστικά τεχνολογικών βιβλιοθηκών. Register Transfer Level Power Analysis: Γρήγορος και ανέξοδος υπολογισμός (ακόμα και για τεράστιες σχεδιάσεις) καταναλισκόμενης ισχύος. Δεν παρέχει την μεγαλύτερη δυνατή ακρίβεια. CAD Tool: Prime Power (Synopsys)

Power Analysis (3)