6-1 Ορισμοί Στατικά – δυναμικά στοιχεία: – Δυναμικά – με ρολόι – Στατικά – χωρίς ρολόι Αλλά: στατική αποθήκευση -- δυναμική αποθήκευση: –Στατική αποθήκευση τα δεδομένα κρατούνται επ’ αόριστον με διατάξεις ανάδρασης –Δυναμική αποθήκευση τα δεδομένα κρατούνται όσο υπάρχει φορτίο στον κόμβο αποθήκευσης

6-2 Στατική αποθήκευση

6-3 Δυναμική αποθήκευση clk Η χωρητικότητα στην οποία αποθηκεύεται η λογική τιμή μπορεί να εκφορτιστεί λόγω των ρευμάτων διαρροής των τρανζίστορ του c-switch

6-4 Τα ακολουθιακά στοιχεία δεν είναι χωρίς κόστος! Τα ακολουθιακά στοιχεία είναι απαραίτητα στη λογική και κυκλωματική σχεδίαση αλλά: Κοστίζουν σε χώρο, ισχύ ρολογιού και φορτίο ρολογιού –Η ισχύς του ρολογιού είναι σημαντικό κομμάτι της συνολικής ισχύος. –Το αυξημένο φορτίο του ρολογιού προκαλεί περισσότερο skew και jitter. Κοστίζουν σε καθυστέρηση και χρειάζονται περιθώρια δειγματοληψίας –Η επιπλέον καθυστέρηση περιορίζει το χρόνο που διατίθεται σε λογικές λειτουργίες σε κάθε κύκλο ή φάση του ρολογιού –Το περιθώριο δειγματοληψίας ίσως χρειαστεί να προστεθούν στον προϋπολογισμό του χρονισμού.

6-5 Καθυστέρηση Καθυστέρηση: in->out –Μεγαλύτερη καθυστέρηση κοντά στις ακμές του ρολογιού καθυστέρηση clk είσοδος έξοδος

6-6 Παράθυρο διαφάνειας Καθυστέρηση, Παράθυρο διαφάνειας Tin Tout,Tin Td Ο χρόνος καθυστέρησης Td= Tout –Tin, δεν είναι σταθερός. Ονομαστική Td= Min (Tout – Tin) Ονομαστική Td Ονομαστική Td + 10% μηδενική καθυστέρηση Td

6-7 Setup Setup μπορούμε να ορίσουμε προς οποιοδήποτε σήμα. –Συνήθως ως προς την ακμή δειγματοληψίας του ρολογιού. Setup δεν είναι καθυστέρηση. –Συχνά ορίζεται από την καθυστέρηση που αυξάνεται.  Ο κόμβος μνήμης φτάνει σε τάση τροφοδοσίας όταν ο κόμβος ανάδρασης φτάνει στο 50%.  Τα στατικά εργαλεία ανάλυσης χρονισμού συνήθως μοντελοποιούν σωστά τις περιπτώσεις αυτές. clk είσοδος έξοδος setup αργή είσοδος: αύξηση χρόνου αργή είσοδος ρολόι ισχυρή είσοδος στο 50%

6-8 Setup: τελευταία δεδομένα πριν τη δειγματοληψία Χρόνος Setup Tin Tout,Tin Td Ονομαστική Td + 10% Θετική ακμή Ονομαστική Td (όχι setup) Χρόνος Setup αρνητική ακμή

6-9 Valid time ρολόι -> έξοδος, όταν η είσοδος είναι έτοιμη νωρίς Tval clk είσοδος έξοδος

6-10 Valid time, Tval (όχι Td) Nominal Td Tin Tout,Tin Td

6-11 Ορισμοί Latch Delay: Td = t_output - t_input –Όταν είναι ανεξάρτητο από t_input και ελάχιστο Setup time: Tsu = t_clk_trail – t_input –έτσι ώστε η καθυστέρηση και η κλίση του σήματος εξόδου να μην εκφυλλίζονται πέρα από κάποιο όριο. Valid time: Tval = t_output – t_clk_lead –Όταν η είσοδος έρχεται αρκετά νωρίς

6-12 Παράδειγμα στατικού flop Data path clock path sustainers To flop είναι δύο latches με αντίθετο ρολόι

6-13 Valid, Setup σε ένα Flop Datapath Valid time = ρολόι – έξοδος sustainers setup time = είσοδος - ρολόι (το ίδιο όπως το latch)

6-14 Τελειώσαμε; Μάλλον όχι Υπάρχει και hold time –Η είσοδος πρέπει να είναι valid για τουλάχιστον κάποιο χρόνο Hold time: Ο χρόνος που η είσοδος πρέπει να είναι valid για να μην υπάρξει glitch στον κόμβο μνήμης πάνω από κάποια τιμή.

6-15 Hold Time Έχει και διαισθητικά νόημα – Δεν μπορούμε να έχουμε δειγματοληψία χωρίς κάποιο περιθώριο. Thld clk είσοδος κόμβος μνήμης

6-16 Το flop είναι δύο latches Μπορούμε να ρυθμίσουμε τα παράθυρα γρήγορα αργά Min delay? TBW

6-17 Κόστος Latch και Flop Πόσο κοστίζει ένα latch στο σύστημα; –:Td (το καθένα. Χρειαζόμαστε 2 για κάθε κύκλο). Πόσο κοστίζει ένα flop στο σύστημα; –:Tsu + Tval (είσοδος - ρολόι + ρολόι - έξοδος). –:+ αβεβαιότητα ρολογιού + αβεβαιότητα datapath

6-18 Στρατηγική σχεδίασης Τα κρίσιμα σήματα πρέπει να περνούν στην περιοχή διαφάνειας –Τα flops είναι πιο εύκολα στη χρήση, αλλά τα latches είναι γρηγορότερα. –Τα κρίσιμα σήματα δεν πρέπει να επηρεάζονται από την ασάφεια του ρολογιού. –Τα κρίσιμα σήματα πρέπει να εξισορροπούνται. Setup + margin περιθώριο margin Signal – TBW

6-19 Μέχρι τώρα είδαμε γιατί χρειαζόμαστε ακολουθιακά στοιχεία –Χρονισμός, λογική ακολουθία ποιο είναι το κόστος τους –καθυστέρηση, setup margin, clock, ισχύς, επιφάνεια κατανοήσαμε τα χαρακτηριστικά τους –καθυστέρηση, setup, valid, hold, TBW είδαμε τις διαφορές ενός flop –δύο latches, μικρά ή καθόλου περιθώρια TBW

6-20 Set Dominant Latch (SDL) για χρήση μετά από domino Resetting clock (norn. low) Pre-charged high input Normally low output inout clk SDL Sustainer

6-21 Λειτουργία Μειώνουμε την καθυστέρηση και την ισχύ –διώχνοντας περιττά στοιχεία –μειώνοντας το φορτίου του ρολογιού PC clock sustainer latch clock Δεν χρειάζεται! PC node sustainer reset clock Output

6-22 Κοινό ρολόι για latch και precharge Ο χρονισμός του ρολογιού για το latch και το precharge είναι παρόμοιος. –Κοινό ρολόι PC node sustainer Output# PC clock = Reset clock Υπάρχει περίπτωση να μην λειτουργήσει σωστά αν η κλίση του ρολογιού δεν είναι αρκετά μικρή

6-23 Τι θα δούμε από εδώ και πέρα Skew και jitter Races Pulsed latches Speed budget για flops και για latches Timing convergence (σύγκλιση χρονισμού) Στατιστική ανάλυση της καθυστέρησης

6-24 Τυπικό κύκλωμα κατανομής ρολογιού ακολουθιακό στοιχείο Clock driver Global clock signal (grid) Συνδυαστική λογική Clk A Clk B Clk C Το ρολόι δεν αλλάζει κατάσταση ταυτόχρονα παντού Το A αργότερο από το B. –Λιγοστεύει το χρόνο για τη μετάβαση A-> B. Το C γρηγορότερο από το B. –Αν η διαφορά είναι μεγαλύτερη από την καθυστέρηση C-> B τα καινούργια δεδομένα εμφανίζονται πιο γρήγορα από όσο πρέπει και δημιουργούν min delay race.

6-25 Clock Skew Skew A->B = |TclkB-TclkA| Skew C->B = |TclkC-TclkB| Αν η καθυστέρηση C->B είναι μικρότερη από το skew (C->B) τότε μπορεί να έχουμε λάθος δειγματοληψία στο Β. Αυτό είναι race γιατί και τα δύο γεγονότα έχουν κοινή πηγή, την ανερχόμενη ακμή του global clock T cycle Global Clock Clock A Η καθυστέρηση στη διαδρομή A->B πρέπει να είναι μικρότερη από ένα κύκλο. Clock B Clock C

6-26 Από που προέρχεται το “skew” Ανοχές στο πάχος και στις αποστάσεις στα επίπεδα μετάλλου που επηρεάζουν το global clock grid. Ανοχές στις παραμέτρους των τρανζίστορ (Le, Vt) οδηγούν σε διαφορετικές καθυστερήσεις στους clock buffers. Τοπικές διαφορές στην τάση και στη θερμοκρασία επηρεάζουν επίσης τους local clock buffers. Διαφορετική RC καθυστέρηση από τους clock drivers στα ακολουθιακά στοιχεία. Χωρητικές και επαγωγικές συζεύξεις. Ανοχές στα συνδυαστικά κυκλώματα μπορεί να θεωρηθεί σαν επιπλέον skew στο ρολόι, απλοποιώντας την ανάλυση.

6-27 Jitter Η καθυστέρηση της κατανομής μπορεί να διαφέρει από κύκλο σε κύκλο –Αν μειωθεί, ο κύκλος είναι μικρότερος από την ονομαστική του τιμή –Αν αυξηθεί, ο κύκλος αυξάνεται T cycle Global Clock root (PLL) T cycle??? Gclk2Aclk delay 1 Gclk2Aclk delay 2 Το jitter επηρεάζει μόνο τη μέγιστη καθυστέρηση.

6-28 Races Race είναι η κατάσταση στην οποία: –Τα αποτελέσματα εξαρτώνται από την ακολουθία των γεγονότων –και δεν εξαρτώνται από τη συχνότητα Event A Event B Πιο νωρίς Event C Πιο αργά Race margin

6-29 Jitter – δεν είναι race T cycle Global Clock root (PLL) T cycle??? Gclk2Aclk delay 1 Gclk2Aclk delay 2 Jitter: μεταβάλλει τον κύκλο του ρολογιού –Τα προβλήματα λύνονται μειώνοντας τη συχνότητα

6-30 Είδη races Λειτουργικά: –Δεν πρέπει να αποτύχουν  Ψηλή πιθανότητα επιτυχίας (5 σίγμα)  Δύσκολο να ελεγχθούν  Μειώνουν την απόδοση του υλικού (yield) Ισχύος: –προκαλούν αύξηση στην κατανάλωση ισχύος –η αποτυχία μπορεί να είναι ανεκτή ως ένα σημείο

6-31 Λειτουργικά races: Races δημιουργίας –Μια μετάβαση πρέπει να γίνει  ακόμη και σε χαμηλές συχνότητες μπορεί να μην φτάσει στην τάση τροφοδοσίας  χωρίς keeper, μετράμε % της τάσης τροφοδοσίας χωρίς keeper

6-32 Races εξάλειψης –Μια μετάβαση δεν πρέπει να γίνει  μετράμε το μέγεθος του glitch Είσοδος σε domino Domino clock glitch Λειτουργικά races:

6-33 Άσχημα races… και χειρότερα Μερικά races μπορούν να διορθωθούν –χωρίς επίδραση στην απόδοση του κυκλώματος  Min delay races, pre-charge power races Κρίσιμη διαδρομή Min delay path Min delay buffer Κρίσιμη διαδρομή

6-34 Μερικά races μπορούν να διορθωθούν –χωρίς επίδραση στην απόδοση του κυκλώματος  Min delay races, pre-charge power races  αν τα περιθώρια σχεδίασης το επιτρέπουν T, cycle, max delay Hold + skew Άσχημα races… και χειρότερα

6-35 Μερικά races κοστίζουν πολύ για να διορθωθούν –Το περιθώριο (margin) επηρεάζει άμεσα την απόδοση –Αξίζει τον κόπο; (Sense timing)  Τις περισσότερες φορές όχι λογική με race margin Άλλη λογική Άσχημα races… και χειρότερα

6-36 Pulsed latch Ένα level sensitive ακολουθιακό στοιχείο (latch) –που το ρολόι του είναι ένας παλμός –ένας αριθμός προβλημάτων με τη δημιουργία του παλμού (θα δούμε τα χειρότερα) clock x3 πολύ μικρό σωστή φόρτιση πολύ γρήγορο

6-37 Pulsed latch Δουλεύει σαν flop –αλλάζει κατάσταση μια φορά σε κάθε κύκλο –γλιτώνουμε την καθυστέρηση ενός latch –Επιτρέπει time borrowing clock x3 πολύ μικρό σωστή φόρτιση πολύ γρήγορο

6-38 Pulsed latch Tα δεδομένα χρειάζονται πιο πολύ hold time –TBW αυξάνει το hold time –Αυτό προκαλεί ένα min delay race  επιπλέον των races δημιουργίας clock x3

6-39 Pulse engineering

6-40 Pulse engineering

6-41 Pulse engineering

6-42 Pulse engineering

6-43 Edge shifting

6-44 Edge shifting