Η παρουσίαση φορτώνεται. Παρακαλείστε να περιμένετε

Η παρουσίαση φορτώνεται. Παρακαλείστε να περιμένετε

ΗΥ-220 1. Τα απολύτως απαραίτητα. ΗΥ-220 - Παπαευσταθίου Γιάννης2 Τα πολύ Βασικά Βοηθοί : Δημήτρης Μεϊντάνης

Παρόμοιες παρουσιάσεις


Παρουσίαση με θέμα: "ΗΥ-220 1. Τα απολύτως απαραίτητα. ΗΥ-220 - Παπαευσταθίου Γιάννης2 Τα πολύ Βασικά Βοηθοί : Δημήτρης Μεϊντάνης"— Μεταγράφημα παρουσίασης:

1 ΗΥ Τα απολύτως απαραίτητα

2 ΗΥ Παπαευσταθίου Γιάννης2 Τα πολύ Βασικά Βοηθοί : Δημήτρης Μεϊντάνης Νίκος Χρυσός Διδάσκοντες : Παπαευσταθίου Γιάννης Καλοκαιρινός Γιώργος Προαπαιτούμενο : ΗΥ-120 (Ψηφιακή Σχεδίαση) Βαθμολογία : 40% Βαθμοί εργασιών 15% Βαθμος προόδου (υποχρεωτική, δεν προσμετράται στη Β’ Εξεταστική) 45% Βαθμός τελικής εξέτασης (60% στη Β’ Εξεταστική)

3 ΗΥ Παπαευσταθίου Γιάννης3 Verilog- Γιατί; Σχεδίαση επικεντρωμένη στην αρχιτεκτονική Διαδικασία σύνθεσης Εύκολη συντήρηση κώδικα Είναι καθιερωμένο if (sel == 0) c = ~(a or b); else c = ~d; clk) begin R[1] <= #`dh 1; R[2] <= #`dh 2’b0; end if (sel == 0) c = ~(a or b); else c = ~d; clk) begin R[1] <= #`dh 1; R[2] <= #`dh 2’b0; end if (sel == 0) c = ~(a or b); else c = ~d;

4 ΗΥ Παπαευσταθίου Γιάννης4 Βασική δομή Modules… … τουλάχιστον 2 –Top level –Test bench Είσοδος και αποτελέσματα

5 ΗΥ Παπαευσταθίου Γιάννης5 Σύρματα και συνδυαστική λογική module adder(a, b, sum, cout); input a, b; output sum, cout; wire sum = a ^ b; wire cout = a & b; endmodule module adder(a, b, sum, cout); input a, b; output sum, cout; wire sum = a ^ b; wire cout = a & b; endmodule module … endmodule Δήλωση εισόδων - εξόδων Concurrent statements

6 ΗΥ Παπαευσταθίου Γιάννης6 Ένα απλό «test bench» module test; reg a, b; wire s, c; adder add0(a, b, s, c); initial begin a = 0; b = 0; #5 $display("a: %x, b: %x, s: %x, c: %x", a, b, s, c); a = 1; #5 $display("a: %x, b: %x, s: %x, c: %x", a, b, s, c); b = 1; #5 $display("a: %x, b: %x, s: %x, c: %x", a, b, s, c); a = 0; #5 $display("a: %x, b: %x, s: %x, c: %x", a, b, s, c); end endmodule module test; reg a, b; wire s, c; adder add0(a, b, s, c); initial begin a = 0; b = 0; #5 $display("a: %x, b: %x, s: %x, c: %x", a, b, s, c); a = 1; #5 $display("a: %x, b: %x, s: %x, c: %x", a, b, s, c); b = 1; #5 $display("a: %x, b: %x, s: %x, c: %x", a, b, s, c); a = 0; #5 $display("a: %x, b: %x, s: %x, c: %x", a, b, s, c); end endmodule module adder(a, b, sum, cout); input a, b; output sum, cout; wire sum = a ^ b; wire cout = a & b; endmodule module adder(a, b, sum, cout); input a, b; output sum, cout; wire sum = a ^ b; wire cout = a & b; endmodule

7 ΗΥ Παπαευσταθίου Γιάννης7 Wires Συνδυαστική λογική (δεν έχει μνήμη) Γράφος εξαρτήσεων Μπορεί να περιγράψει και ιδιαίτερα πολύπλοκη λογική… wire sum = a ^ b; wire c = sum | b; wire a = ~d; wire sum = a ^ b; wire c = sum | b; wire a = ~d; wire muxout = (sel == 1) ? a : b; wire op = ~(a & ((b) ? ~c : d) ^ (~e)); wire muxout = (sel == 1) ? a : b; wire op = ~(a & ((b) ? ~c : d) ^ (~e)); wire sum;... assign sum = a ^ b; wire sum;... assign sum = a ^ b;

8 ΗΥ Παπαευσταθίου Γιάννης8 Regs Στοιχεία μνήμης … κάτι ανάλογο με μεταβλητές στη C Synthesizable code: –Αναθέσεις «κοντά» –Εξαίρεση: test bench Hold time reg q; clk) begin if (load) q = #2 d; end reg q; clk) begin if (load) q = #2 d; end reg a; initial begin a = 0; #5; a = 1; end reg a; initial begin a = 0; #5; a = 1; end

9 ΗΥ Παπαευσταθίου Γιάννης9 Buses Καμία διαφορά στη συμπεριφορά Συμβάσεις: –[high : low] –[msb : lsb] Προσοχή στις συνδέσεις εκτός του module… module adder(a, b, sum, cout); input [7:0] a, b; output [7:0] sum; output cout; wire [8:0] tmp = a + b; wire [7:0] sum = tmp[7:0]; wire cout = tmp[8]; endmodule module adder(a, b, sum, cout); input [7:0] a, b; output [7:0] sum; output cout; wire [8:0] tmp = a + b; wire [7:0] sum = tmp[7:0]; wire cout = tmp[8]; endmodule

10 ΗΥ Παπαευσταθίου Γιάννης10 module counter(clk, reset, out); input clk, reset; output [7:0] out; wire [7:0] next_value = out + 1; reg [7:0] out; clk) begin if (reset) out = #2 8’b0; else out = #2 next_value; end endmodule module counter(clk, reset, out); input clk, reset; output [7:0] out; wire [7:0] next_value = out + 1; reg [7:0] out; clk) begin if (reset) out = #2 8’b0; else out = #2 next_value; end endmodule Ανακεφαλαίωση: Μετρητής 8 bits module clk(out); output out; reg out; initial out = 1’b0; always out = #25 ~out; endmodule module clk(out); output out; reg out; initial out = 1’b0; always out = #25 ~out; endmodule !

11 ΗΥ Παπαευσταθίου Γιάννης11 Μετρητής 8 bits (2) module test; wire clk; reg reset; wire [7:0] count; clock clk0(clk); counter cnt0(clk, reset, count); `include "cwaves.h” module test; wire clk; reg reset; wire [7:0] count; clock clk0(clk); counter cnt0(clk, reset, count); `include "cwaves.h” initial begin begin_graphics; reset = clk); reset = #2 clk); #300; end_graphics; $stop; end endmodule initial begin begin_graphics; reset = clk); reset = #2 clk); #300; end_graphics; $stop; end endmodule !

12 ΗΥ Παπαευσταθίου Γιάννης12 Μετρητής 8 bits (3) clk reset count counter.v clock.v test.v cwaves.h > rlogin zefyros > set path = ($path /vlsi/tools/bin) > setenv LD_LIBRARY_PATH $LD_LIBRARY_PATH\:/vlsi/tools/lib > verilog -f files.cv +define+GR_CWAVES > cwaves &

13 ΗΥ Παπαευσταθίου Γιάννης13 Τέλος! Συνδυαστική λογική: – wire Ακολουθιακή λογική: –reg Buses: –[high:low] Καθυστερήσεις: –#t …) Δύο τύποι statements: –initial –always Είσοδος - έξοδος: –input, output Αποτελέσματα: –$display –Cadence waves

14 ΗΥ Παπαευσταθίου Γιάννης14 Full Custom VLSI Design

15 ΗΥ Παπαευσταθίου Γιάννης15 Verilog Code // // Single Seven Segment Display Driver // module DisplayS(SevenSegment, DisplaySelect, SW); // input [7:0] SW; output [3:0] DisplaySelect; output [7:0] SevenSegment; // assign DisplaySelect = ~SW[3:0]; wire [3:0] SSSel = SW[7:4]; // reg [7:0] SevenSegment; begin case (SSSel) 4'b0000 : SevenSegment = 8'h3f; 4'b0001 : SevenSegment = 8'h06; 4'b0010 : SevenSegment = 8'h5b;

16 ΗΥ Παπαευσταθίου Γιάννης16 4'b0111 : SevenSegment = 8'h27; 4'b1000 : SevenSegment = 8'h7f; 4'b1001 : SevenSegment = 8'h6f; 4'b1010 : SevenSegment = 8'h77; 4'b1011 : SevenSegment = 8'h7C; 4'b1100 : SevenSegment = 8'h39; 4'b1101 : SevenSegment = 8'h5E; 4'b1110 : SevenSegment = 8'h79; 4'b1111 : SevenSegment = 8'h71; endcase end // endmodule 4'b0011 : SevenSegment = 8'h4f; 4'b0100 : SevenSegment = 8'h66; 4'b0101 : SevenSegment = 8'h6d; 4'b0110 : SevenSegment = 8'h7d; Verilog Code (cont)

17 ΗΥ Παπαευσταθίου Γιάννης17 module test; // reg [7:0] SW; wire [7:0] SevenSegment; wire [3:0] DisplaySelect; // DisplayS mDisplayS(SevenSegment, DisplaySelect, SW); // initial begin #10 $stop; #10 SW = 8'h01; #10 SW = 8'h11; #10 SW = 8'h21; #10 SW = 8'h31; #10 SW = 8'h41; #10 SW = 8'h51; #10 SW = 8'h61; #10 SW = 8'h71; #10 SW = 8'h81; #10 SW = 8'h91; #10 SW = 8'ha1; #10 SW = 8'hb1; #10 SW = 8'hc1; #10 SW = 8'hd1; #10 SW = 8'he1; #10 SW = 8'hf1; #100 $stop; end // endmodule Verilog Code (Test bench)

18 ΗΥ Παπαευσταθίου Γιάννης18 7 Segment Display

19 ΗΥ Παπαευσταθίου Γιάννης19 Display Driver


Κατέβασμα ppt "ΗΥ-220 1. Τα απολύτως απαραίτητα. ΗΥ-220 - Παπαευσταθίου Γιάννης2 Τα πολύ Βασικά Βοηθοί : Δημήτρης Μεϊντάνης"

Παρόμοιες παρουσιάσεις


Διαφημίσεις Google