V ERILOG Laboratories. ΗΥ-220 – Μαυροειδής Ιάκωβος2 Verilog Simulator > rlogin [garbis, kirkios, levantes, apraktias, pounentes, apiliotis] > source ~hy220/verilog/scripts/cds_ldv.sh.

Slides:



Advertisements
Παρόμοιες παρουσιάσεις
ΕΙΣΑΓΩΓΗ ΣΤΟ DOS (Disk Operating System)
Advertisements

Εισαγωγή στο UNIX και άλλα εργαλεία Pedro Trancoso Γιαννάκης Σαζεϊδης.
Γλώσσες Περιγραφής Υλικού. Οι γλώσσες περιγραφής υλικού είναι προσανατολισμένες στην περιγραφή της δομής του hardware και/ή της συμπεριφοράς του Χρησιμοποιούνται.
1. Τα απολύτως απαραίτητα
V ERILOG 2. Μια πιο κοντινή ματιά. ΗΥ-220 – Μαυροειδής Ιάκωβος2 Δομή της γλώσσας Μοιάζει πολύ με τη C –Preprocessor –Keywords –Τελεστές Γλώσσα «event.
V ERILOG 1. Τα απολύτως απαραίτητα. Verilog - Λυμπέρης Σπύρος2 Verilog - Γιατί; Σχεδίαση επικεντρωμένη στην αρχιτεκτονική Διαδικασία σύνθεσης Εύκολη συντήρηση.
Οδηγίες για την συμπλήρωση των test. Κάντε κλικ στο εικονίδιο Με το όνομα Begin Assessment Χρόνος εξέτασης.
Σχεδίαση hardware και προγραμματισμός βασικές (αλλά σύγχρονες) μεθοδολογίες Βασίλης Παλιουράς.
ΗΥ-220 Verilog HDL. Τα βασικά.... ΗΥ-220 – Ιάκωβος Μαυροειδής2 Βασική Ροή Σχεδίασης Requirements SimulateRTL Model Gate-level Model Synthesize SimulateTest.
Η δημοφιλέστερη γλώσσα Hardware
ΗΥ220 Εργαστήριο Ψηφιακών Κυκλωμάτων
Τεχνολογία ΛογισμικούSlide 1 Σχεδιασμός Λογισμικού ATM loop Print_input_message (” Welcome - Please enter your card”) ; exit when Card_input ; end loop.
ΗΥ Καλοκαιρινός Γιώργος1 Seven Segment Display.
ΗΥ150 – ΠρογραμματισμόςΞ. Ζαμπούλης ΗΥ-150 Προγραμματισμός Αρχεία.
ΗΥ220 - Βασίλης Παπαευσταθίου1 ΗΥ220 Εργαστήριο Ψηφιακών Κυκλωμάτων Χειμερινό Εξάμηνο Verilog: Τα βασικά.
V ERILOG 2. Μια πιο κοντινή ματιά. ΗΥ Παπαευσταθίου Γιάννης2 Δομή της γλώσσας Μοιάζει πολύ με τη C –Preprocessor –Keywords –Τελεστές Γλώσσα «event.
ΗΥ Παπαευσταθίου Γιάννης1 Clock generation.
ΗΥ Καλοκαιρινός Γιώργος1 Register module Reg(Q, D, Clk); // parameter N = 16; input Clk; input [N-1:0] D; output [N-1:0] Q; reg [N-1:0] Q; // always.
ΗΥ220 - Βασίλης Παπαευσταθίου1 ΗΥ220 Εργαστήριο Ψηφιακών Κυκλωμάτων Χειμερινό Εξάμηνο Εργαστήρια.
V ERILOG 3. Coding styles. HY Παπαευσταθίου Γιάννης2 Τα στυλ του κώδικα Και εμάς τι μας νοιάζει; –Διαφορετικός κώδικας για διαφορετικούς σκοπούς.
Τεχνολογία ΛογισμικούSlide 1 Εκτέλεση σε Πραγματικό Χρόνο Τεχνολογία Λογισμικού Slide 25.
6/23/2015HY220: Ιάκωβος Μαυροειδής1 HY220 Registers.
6/25/2015HY220: Ιάκωβος Μαυροειδής1 Computer Aided Design CAD tools Functional DesignSpecificationsLogic DesignCircuit DesignPhysical DesignFabrication.
6/26/2015HY220: Ιάκωβος Μαυροειδής1 HY220 Asynchronous Circuits.
HY220: Ιάκωβος Μαυροειδής
7/15/2015HY220: Ιάκωβος Μαυροειδής1 HY220 Basic Modules Buffer FIFO Decoder, Encoder, Priority Encoder CAM.
Προσομοίωση Δικτύων 2n Άσκηση Δημιουργία, διαμόρφωση μελέτη επικοινωνιακών ζεύξεων.
ΤΕΧΝΟΛΟΓΙΚΟ ΕΚΠΑΙΔΕΥΤΙΚΟ ΙΔΡΥΜΑ ΚΕΝΤΡΙΚΗΣ ΜΑΚΕΔΟΝΙΑΣ ΣΕΡΡΕΣ ΣΧΟΛΗ ΤΕΧΝΟΛΟΓΙΚΩΝ ΕΦΑΡΜΟΓΩΝ ΤΜΗΜΑ ΜΗΧΑΝΙΚΩΝ ΠΛΗΡΟΦΟΡΙΚΗΣ Τ. Ε. ΤΟΜΕΑΣ ΥΠΟΛΟΓΙΣΤΙΚΩΝ ΤΕΧΝΙΚΩΝ.
Πρωί ανοιξιάτικης μέρας σε μια συνοικία της Αθήνας …
Η καθημερινή ζωή στο Βυζάντιο Εργασία της μαθήτριας: Τζένη Αλουσάι στο μάθημα της Ιστορίας ΥΠΕΥΘΥΝΗ ΚΑΘΗΓΗΤΡΙΑ:κα.Τσαούση.
ΤΜΗΜΑ ΔΙΟΙΚΗΣΗΣ ΣΥΣΤΗΜΑΤΩΝ ΕΦΟΔΙΑΣΜΟΥ ΑΡΧΕΣ ΛΟΓΙΣΤΙΚΗΣ ΚΑΘΗΓΗΤΗΣ: Δρ ΠΑΝΑΓΙΩΤΗΣ ΚΩΤΣΙΟΣ ΑΚΑΔΗΜΑΪΚΟ ΕΤΟΣ 2015/2016.
Παραδόσεις εφαρμοσμένης Δασοκομικής Μάθημα 3: Αντικείμενο, αρχές, σκοπός της Δασοκομίας Συσταδογνωσία Στέργιος Βέργος, καθηγητής Καρδίτσα, 18 Οκτωβρίου.
Μέθοδοι οργάνωσης νοσηλευτικής εργασίας Κατά ασθενή μέθοδος Λειτουργική ή κατά εργασία μέθοδος Ομαδική νοσηλευτική Πρωτοβάθμια νοσηλευτική Προσωπική διευθέτηση.
Εργαστήριο «Διαχείριση & Ασφάλεια Δικτύων» Επισκόπηση Βασικών Δικτυακών Λειτουργιών Διδάσκων: Δρ. Γενειατάκης Δημήτρης Τμήμα Επιστήμης.
Test.
Test.
Προγραμματιζόμενοι Λογικοί Ελεγκτές (P.L.C.)
Αντικειμενοστραφής Προγραμματισμός ΙΙ
mke.uop.gr [open source doc / internet]
Συστήματα CAD Πανεπιστήμιο Θεσσαλίας Σχολή Θετικών Επιστημών
το αλσοσ μασ ειναι η μεγαλυτερη πηγη
Εφαρμογές Υπολογιστών
JSIS E 111: Elementary Modern Greek
ΜΕΤΑΣΧΗΜΑΤΙΣΤΕΣ.
ΕΡΓΑΣΙΑ ΠΛΗΡΟΦΟΡΙΚΗΣ Ένα ζευγάρι ηλικιωμένων παίρνει διαζύγιο…..
Άσκηση 4-8B Γεώργιος Μυλωνάς 6328.
Η ΚΑΠ μετά το 2014 : Επισημάνσεις & Θέσεις της ΠΑΣΕΓΕΣ
ΑΛΚΟΟΛ ΚΑΠΝΙΣΜΑ ΝΑΡΚΩΤΙΚΑ ΤΥΧΕΡΑ ΠΑΙΧΝΙΔΙΑ ΗΛΕΚΤΡΟΝΙΚΑ ΜΕΣΑ
ΤΕΧΝΟΛΟΓΙΑ ΑΝΑΛΥΣΗΣ ΡΥΠΩΝ ΑΥΤΟΚΙΝΗΤΩΝ
3 – Simple Network Δελτούζος Κωνσταντίνος
Αυτοματισμοί κινητήρων
Η στήριξη και η κίνηση στους ζωικούς οργανισμούς
Εφαρμογές Υπολογιστών
‘’ΚΟΛΛΗΤΟΥΜΠΙΝΑΚΙΑ’’
Η Κωνσταντινα και οι αραχνεσ τησ
Γεώργιος Βιζυηνός Γέννηση Θάνατος Υπηκοότητα Ιδιότητα
Ποιος: ταυτότητα του ομιλητή Τι: φύση της γλώσσας (γνώση/ χρήση)
JAVA Basics Εβδομάδα Νο. 1.
Υγιείς Εργασιακές Σχέσεις, Σύγχρονες Επιχειρήσεις
Εισαγωγή στους Η/Υ και στο περιβάλλον της Compaq Visual Fortran
Kλυτία, η νύμφη που έγινε ηλιοτρόπιο
1o ΣΕΚ ΛΑΡΙΣΑΣ Μίχας Παναγιώτης
Μεταγλωττιστές Μεταγλωττιστής είναι το λογισμικό το οποίο πραγματοποιεί την μετάφραση ενός προγράμματος από μία γλώσσα σε μία άλλη. Γιατί ασχολούμαστε.
Φασματοσκόπιο Κωδ.F/9 Τεχνικά χαρακτηριστικά.
מכטרוניקה אלקטרוניקה ספרתית סתיו תשס"ה 2004/2005
Εισαγωγή στον αλγεβρικό λογισμό
Σύνθεση Κυκλωμάτων με εργαλεία CAD
Σταθερά ΚΕΣΠΕΜ Κομοτηνής Εκπαιδευτικός: Κυριακή Ζαφείράκη Επιστημονική Υπεύθυνη: Μαρία Ζωγραφάκη Επόπτρια: Μαρία Γραμματίκα Τάξη: Στ Αριθμός Παιδιών:
Δ. ΚΙΟΥΚΙΑΣ, «ΦΟΡΜΕΣ ΔΙΑΚΥΒΕΡΝΗΣΗΣ ΣΤΗΝ ΕΠΟΧΗ ΤΗΣ ΠΑΓΚΟΣΜΙΟΠΟΙΗΣΗΣ»
Δ. ΚΙΟΥΚΙΑΣ, «ΦΟΡΜΕΣ ΔΙΑΚΥΒΕΡΝΗΣΗΣ ΣΤΗΝ ΕΠΟΧΗ ΤΗΣ ΠΑΓΚΟΣΜΙΟΠΟΙΗΣΗΣ»
Μεταγράφημα παρουσίασης:

V ERILOG Laboratories

ΗΥ-220 – Μαυροειδής Ιάκωβος2 Verilog Simulator > rlogin [garbis, kirkios, levantes, apraktias, pounentes, apiliotis] > source ~hy220/verilog/scripts/cds_ldv.sh > mkdir test; cd test > cp ~hy220/verilog/examples/test.v > verilog test.v > signalscan signalscan File > Open Simulation File (Διαλέξτε το test.shm/test.trn) Πατείστε το DesBrows Επιλέξτε το «test» στο Instances in Current Context Πατείστε 2 φορές στο «clk» Πατείστε το AddToWave

ΗΥ-220 – Μαυροειδής Ιάκωβος3 test.v initial begin // Start Tracing (signalscan) $shm_open("test.shm"); $shm_probe(test, "AS"); // print values of clk at stdout each time // it changes $monitor ($time, ":clk=%b", clk); #200 // Stop Tracing $shm_close(); // Stop Simulation $finish; end

ΗΥ-220 – Μαυροειδής Ιάκωβος4 Verilog Code // // Single Seven Segment Display Driver // module DisplayS(SevenSegment, DisplaySelect, SW); // input [7:0] SW; output [3:0] DisplaySelect; output [7:0] SevenSegment; // assign DisplaySelect = ~SW[3:0]; wire [3:0] SSSel = SW[7:4]; // reg [7:0] SevenSegment; begin case (SSSel) 4'b0000 : SevenSegment = 8'h3f; 4'b0001 : SevenSegment = 8'h06; 4'b0010 : SevenSegment = 8'h5b;

ΗΥ-220 – Μαυροειδής Ιάκωβος5 4'b0111 : SevenSegment = 8'h27; 4'b1000 : SevenSegment = 8'h7f; 4'b1001 : SevenSegment = 8'h6f; 4'b1010 : SevenSegment = 8'h77; 4'b1011 : SevenSegment = 8'h7C; 4'b1100 : SevenSegment = 8'h39; 4'b1101 : SevenSegment = 8'h5E; 4'b1110 : SevenSegment = 8'h79; 4'b1111 : SevenSegment = 8'h71; endcase end // endmodule 4'b0011 : SevenSegment = 8'h4f; 4'b0100 : SevenSegment = 8'h66; 4'b0101 : SevenSegment = 8'h6d; 4'b0110 : SevenSegment = 8'h7d; Verilog Code (cont)

ΗΥ-220 – Μαυροειδής Ιάκωβος6 module test; // reg [7:0] SW; wire [7:0] SevenSegment; wire [3:0] DisplaySelect; // DisplayS mDisplayS(SevenSegment, DisplaySelect, SW); // initial begin #10 $stop; #10 SW = 8'h01; #10 SW = 8'h11; #10 SW = 8'h21; #10 SW = 8'h31; #10 SW = 8'h41; #10 SW = 8'h51; #10 SW = 8'h61; #10 SW = 8'h71; #10 SW = 8'h81; #10 SW = 8'h91; #10 SW = 8'ha1; #10 SW = 8'hb1; #10 SW = 8'hc1; #10 SW = 8'hd1; #10 SW = 8'he1; #10 SW = 8'hf1; #100 $stop; end // endmodule Verilog Code (Test bench)

ΗΥ-220 – Μαυροειδής Ιάκωβος7 7 Segment Display