ΗΜΥ-210: Λογικός Σχεδιασμός Εαρινό Εξάμηνο 2005 ΗΜΥ 210: Λογικός Σχεδιασμός, Εαρινό Εξάμηνο 2005 Νοε-18 ΗΜΥ-210: Λογικός Σχεδιασμός Εαρινό Εξάμηνο 2005 Κεφάλαιο 7–ii: Μετρητές Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών Κεφάλαιο 7-ii: Μετρητές

Κεφάλαιο 7-ii: Μετρητές Περίληψη Μετρητής Ριπής Σύγχρονος Δυαδικός Μετρητής Σχεδιασμός με D Flip-Flops Σχεδιασμός με J-K Flip-Flops Σειριακοί και Παράλληλοι Μετρητές Δυαδικός Μετρητής Πάνω-κάτω (Up-down) Δυαδικός Μετρητής με Παράλληλη Φόρτωση Μετρητής BCD, Μετρητές τυχαίων ακολουθιών Μετρητές σε VHDL Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Κεφάλαιο 7-ii: Μετρητές Μετρητές (Counters) Ένας μετρητής είναι ένας καταχωρητής που «μετρά» μια προκαθορισμένη ακολουθία καταστάσεων, βάση της εφαρμογής παλμών του ρολογιού. Οι μετρητές κατηγοριοποιούνται σε: Μετρητές Ριπής: Το ρολόι του συστήματος ενώνεται στην είσοδο ρολογιού του LSB FF. Για τα υπόλοιπα FFs, η έξοδος ενός FF ενώνεται στην είσοδο ρολογιού του επόμενου σημαντικού FF. Δεν υπάρχει κοινό ρολόι. Χαμηλή κατανάλωση ισχύος Σύγχρονους Μετρητές: Όλα τα FFs έχουν κοινό ρολόι Χρήση λογικής για υλοποίηση της επόμενης κατάστασης. Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Μετρητής Ριπής (Ripple Counter) ΗΜΥ 210: Λογικός Σχεδιασμός, Εαρινό Εξάμηνο 2005 Νοε-18 Πως δουλεύει; Στην θετική ακμή στην είσοδο του ρολογιού του Α, το Α συμπληρώνεται Η είσοδος ρολογιού για το B είναι το συμπλήρωμα της εξόδου του A Όταν ένα FF αλλάξει από 1 σε 0 (αρνητική ακμή), υπάρχει θετική ακμή (0 σε 1) στην είσοδο ρολογιού του Β, προκαλώντας το Β να συμπληρωθεί  Προς-τα-πάνω (upward counting). Γιατί; Reset Clock D CR B A C A B 1 2 3 1 Νοε-18 Κεφάλαιο 7-ii: Μετρητές Κεφάλαιο 7-ii: Μετρητές

ΗΜΥ 210: Λογικός Σχεδιασμός, Εαρινό Εξάμηνο 2005 Μετρητής Ριπής (συν.) ΗΜΥ 210: Λογικός Σχεδιασμός, Εαρινό Εξάμηνο 2005 Νοε-18 Τα βέλη δείχνουν την σχέση αιτίας- αποτελέσματος από την προηγούμενη διαφάνεια  Η αντίστοιχη ακολουθία καταστάσεων είναι: (B,A) = (0,0), Κάθε επιπρόσθετο bit, C, D, …συμπεριφέρεται όπως το bit B, αλλάζοντας 50% λιγότερο συχνά από το προηγούμενο bit. Για 3 bits: (C,B,A) = (0,0,0), (0,0,1), (0,1,0), (0,1,1), (1,0,0), (1,0,1), (1,1,0), (1,1,1), (0,0,0), … CP (0,1), (1,0), (1,1), (0,0), (0,1), … A B 1 2 3 1 Νοε-18 Κεφάλαιο 7-ii: Μετρητές Κεφάλαιο 7-ii: Μετρητές

ΗΜΥ 210: Λογικός Σχεδιασμός, Εαρινό Εξάμηνο 2005 Μετρητής Ριπής (συν.) Νοε-18 Clock-to-output καθυστέρηση. Πόση είναι, για n-FFs;  ripple effect Τα βέλη δείχνουν την σχέση αιτίας- αποτελέσματος από την προηγούμενη διαφάνεια  Η αντίστοιχη ακολουθία καταστάσεων είναι: (B,A) = (0,0), Κάθε επιπρόσθετο bit, C, D, …συμπεριφέρεται όπως το bit B, αλλάζοντας 50% λιγότερο συχνά από το προηγούμενο bit. Για 3 bits: (C,B,A) = (0,0,0), (0,0,1), (0,1,0), (0,1,1), (1,0,0), (1,0,1), (1,1,0), (1,1,1), (0,0,0), … CP (0,1), (1,0), (1,1), (0,0), (0,1), … A B 1 2 3 1 Νοε-18 Κεφάλαιο 7-ii: Μετρητές Κεφάλαιο 7-ii: Μετρητές

Άλλο παράδειγμα: Μετρητής Ριπής προς-τα-πάνω 4ων-bit, με JK FFs J=K=1  Qi(t+1) = Qi(t) FFs είναι αρνητικά ακμοπυροδοτούμενα Θυμηθείτε... Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Κεφάλαιο 7-ii: Μετρητές Παράδειγμα (συν.) Λειτουργία: Το λιγότερο σημαντικό bit (Q0) συμπληρώνεται σε κάθε αρνητική ακμή του ρολογιού του συστήματος. Κάθε φορά του το Q0 αλλάζει από 1 σε 0, το Q1 συμπληρώνεται. Κάθε φορά του το Q1 αλλάζει από 1 σε 0, το Q2 συμπληρώνεται. Κάθε φορά του το Q2 αλλάζει από 1 σε 0, το Q3 συμπληρώνεται, … Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Μετρητής Ριπής προς-τα-κάτω 4ων-bit με JK-FFs Χρησιμοποιήστε ασύγχρονο Set (ή Preset) (S) για να ξεκινήσει από 1111. Εναλλακτικοί σχεδιασμοί: Αλλαγή της ακμοπυροδότησης σε θετική Ένωση της συμπληρωμένης εξόδου του κάθε FF στην είσοδο ρολογιού C του επόμενου σημαντικού FF στη σειρά Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Μετρητής Ριπής προς-τα-κάτω 4ων-bit με JK-FFs -- VHDL με ασύγχρονο reset Q(t) Q(t+1) J K X 1 Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Μετρητής Ριπής προς-τα-κάτω 4ων-bit με JK-FFs –- VHDL (συν.) Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Κεφάλαιο 7-ii: Μετρητές Προσομοίωση … Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Σύγχρονοι Δυαδικοί Μετρητές Synchronous Binary Counters) Για εξουδετέρωση του προβλήματος του «ripple effect» χρησιμοποιείται κοινό ρολόι για όλα τα FFs και ένα συνδυαστικό μέρος του κυκλώματος για παραγωγή της επόμενης κατάστασης Για ένα μετρητή προς τα πάνω  χρήση συνδυαστικού Incrementer Incre-menter A3 S3 D3 Q3 A2 S2 D2 Q2 A1 S1 D1 Q1 A0 S0 D0 Q0 Clock Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Σύγχρονοι Δυαδικοί Μετρητές Serial Gating ΗΜΥ 210: Λογικός Σχεδιασμός, Εαρινό Εξάμηνο 2005 Νοε-18 Σύγχρονοι Δυαδικοί Μετρητές Serial Gating Εσωτερική λογική XOR συμπληρώνει ή κρατά το κάθε bit ανάλογα Αλυσίδα από AND συμπληρώνει ένα bit εάν όλα τα bits από το LSB μέχρι το τρέχον είναι 1 Count Enable Θέτει όλες τις εξόδους των AND σε 0 για να «κρατήσει» την παρούσα κατάσταση Carry Out Κομμάτι του Incrementer Ενώνεται στο Count Enable του επόμενου μετρητή 4-bit για δημιουργία μεγαλύτερων μετρητών Incrementer Νοε-18 Κεφάλαιο 7-ii: Μετρητές Κεφάλαιο 7-ii: Μετρητές

Σύγχρονοι Δυαδικοί Μετρητές Serial Gating (συν.) ΗΜΥ 210: Λογικός Σχεδιασμός, Εαρινό Εξάμηνο 2005 Νοε-18 Σύγχρονοι Δυαδικοί Μετρητές Serial Gating (συν.) Εσωτερική λογική XOR συμπληρώνει ή κρατά το κάθε bit ανάλογα Αλυσίδα από AND συμπληρώνει ένα bit εάν όλα τα bits από το LSB μέχρι το τρέχον είναι 1 Count Enable Θέτει όλες τις εξόδους των AND σε 0 για να «κρατήσει» την παρούσα κατάσταση Carry Out Κομμάτι του Incrementer Ενώνεται στο Count Enable του επόμενου μετρητή 4-bit για δημιουργία μεγαλύτερων μετρητών Incrementer Q0(t+1)=Q0(t)EN Q1(t+1)=Q1(t)(EN∙ Q0(t)) Q2(t+1)=Q2(t)(EN∙Q0(t)∙Q1(t)) Q3(t+1)=Q3(t)(EN∙Q0(t)∙Q1(t)∙Q2(t)) Νοε-18 Κεφάλαιο 7-ii: Μετρητές Κεφάλαιο 7-ii: Μετρητές

Σύγχρονοι Δυαδικοί Μετρητές Parallel Gating ΗΜΥ 210: Λογικός Σχεδιασμός, Εαρινό Εξάμηνο 2005 Νοε-18 Σύγχρονοι Δυαδικοί Μετρητές Parallel Gating Αλυσίδα του Carry (Διαφάνειες 14-15) Σειρά από πύλες AND μέσα από την οποία περνά το carry (“ripples”) Δίνει μεγάλες καθυστερήσεις Ονομάζεται «serial gating» Αντικατάσταση της AND αλυσίδας του carry με πύλες AND παράλληλα ===> Μειώνει τις καθυστερήσεις μονοπατιών Ονομάζεται «parallel gating» Παρόμοιο με «carry lookahead» Το lookahead χρησιμοποιείται στα COs και ENs για αποτροπή δημιουργίας μεγάλων μονοπατιών σε μεγαλύτερους μετρητές Πλεονέκτημα για parallel gating: πιο γρήγορο σε κάποιες περιπτώσεις (1111  0000) Νοε-18 Κεφάλαιο 7-ii: Μετρητές Κεφάλαιο 7-ii: Μετρητές

Σύγχρονοι Δυαδικοί Μετρητές (συν.) Η διαδικασία σχεδιασμού για ένα δυαδικό μετρητή είναι η ίδια με αυτή για ένα τυχαίο σύγχρονο ακολουθιακό κύκλωμα. Οι είσοδοι του κυκλώματος είναι το ρολόι (CLK) και άλλα απαραίτητα σήματα ελέγχου (EN, Load, κτλ). Οι έξοδοι του κυκλώματος είναι οι έξοδοι των FF (παρούσα κατάσταση). Συνήθως, οι πιο αποτελεσματικές υλοποιήσεις χρησιμοποιούν T-FFs ή JK-FFs. Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Κεφάλαιο 7-ii: Μετρητές Σύγχρονοι Δυαδικοί Μετρητές: Σχεδιασμός με J-K FFs για Up Counter 4ων-bit Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Κεφάλαιο 7-ii: Μετρητές Σύγχρονοι Δυαδικοί Μετρητές: Σχεδιασμός με J-K FFs για Up Counter 4ων-bit (συν.) Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Κεφάλαιο 7-ii: Μετρητές Σύγχρονοι Δυαδικοί Μετρητές: Σχεδιασμός με J-K FFs για Up Counter 4ων-bit (συν.) Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Κεφάλαιο 7-ii: Μετρητές Σύγχρονοι Δυαδικοί Μετρητές: Σχεδιασμός με J-K FFs για Up Counter 4ων-bit (συν.) Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Κεφάλαιο 7-ii: Μετρητές Σύγχρονοι Δυαδικοί Μετρητές: Σχεδιασμός με J-K FFs για Up Counter 4ων-bit (συν.) 1 Συγκρίνετε με τον μετρητή της διαφ. 14! Q0 J JQ0 = 1 KQ0 = 1 JQ1 = Q0 KQ1 = Q0 JQ2 = Q0 Q1 KQ2 = Q0 Q1 JQ3 = Q0 Q1 Q2 KQ3 = Q0 Q1 Q2 C K Q1 J C K Q2 J C K J Q3 C K CLK Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Κεφάλαιο 7-ii: Μετρητές Σύγχρονοι Δυαδικοί Μετρητές: Σχεδιασμός με J-K FFs για Up Counter 4ων-bit με EN και CO 1 EN = σήμα ενεργοποίησης, όταν είναι 0 ο μετρητής διατηρεί την παρούσα κατάσταση, όταν είναι 1 μετρά CO = σήμα εξόδου carry, χρησιμοποιείται για την κατασκευή μεγαλύτερων μετρητών JQ0 = 1 · EN KQ0 = 1 · EN JQ1 = Q0 · EN KQ1 = Q0 · EN JQ2 = Q0 Q1 · EN KQ2 = Q0 Q1 · EN JQ3 = Q0 Q1 Q2 · EN KQ3 = Q0 Q1 Q2 · EN C0 = Q0 Q1 Q2 Q3 · EN Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Σύγχρονος Δυαδικός Μετρητής προς-τα-πάνω 4ων-bit σε VHDL RESET Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Κεφάλαιο 7-ii: Μετρητές Σύγχρονος Δυαδικός Μετρητής προς-τα-πάνω 4ων-bit σε VHDL -- Προσομοίωση Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Δυαδικός Μετρητής Πάνω-Κάτω n-bit Up-Down Counter clock Q0 Q1 Qn-1 UD • • • UD = 0: μετρά προς τα πάνω UD = 1: μετρά προς τα κάτω Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Δυαδικός Μετρητής Πάνω-Κάτω (συν.) UD Q2 Q1 Q0 Q2.D Q1.D Q0.D UD Q2 Q1 Q0 Q2.D Q1.D Q0.D 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 1 1 0 0 1 1 1 0 0 0 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 0 1 1 1 0 1 1 1 0 0 0 1 0 0 0 1 1 1 1 0 0 1 0 0 0 1 0 1 0 0 0 1 1 0 1 1 0 1 0 1 1 0 0 0 1 1 1 1 0 1 1 0 0 1 1 1 0 1 0 1 1 1 1 1 1 1 0 Up-Counter Down-Counter Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Δυαδικός Μετρητής Πάνω-Κάτω (συν.) Q1 Q0 00 01 11 10 UD Q2 00 01 11 10 Συμπληρώστε τον Κ-χάρτη για Q2.D, Q1.D, και Q0.D, απλοποιείστε, και βρείτε το λογικό διάγραμμα με (a) D-FFs και (b) T-FFs Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Δυαδικός Μετρητής Παράλληλης Φόρτωσης Δυαδικός Μετρητής Παράλληλης Φόρτωσης Πρόσθεση μονοπατιού για δεδομένα εισόδων Ενεργοποιείται για Load = 1 Πρόσθεση λογικής για: Παύση μέτρησης για Load = 1 Παύση κράτησης παρούσας κατάστασης για Load = 1 Ενεργοποίηση μέτρησης για Load = 0 και Count = 1 Ο πίνακας λειτουργίας: D C Q 1 2 3 Load Count Clock Carry Output CO Load Count Λειτουργία Κράτηση παρούσας κατ. 1 Μέτρηση προς τα πάνω X Παράλληλη Φόρτωση Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Κεφάλαιο 7-ii: Μετρητές Μετρητής BCD Ένας δυαδικός μετρητής με παράλληλη φόρτωση μπορεί να μετατραπεί σε ένα σύγχρονο μετρητή BCD με μία μόνο επιπρόσθετη πύλη AND. Εξηγείστε πως λειτουργεί αυτό το κύκλωμα… Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Κεφάλαιο 7-ii: Μετρητές Μετρητής BCD (συν.) Ο μετρητής ξεκινά με έξοδο = 0000. Εάν η έξοδος της AND είναι 0, σε κάθε θετικό παλμό του ρολογιού η τιμή του μετρητή αυξάνεται κατά 1. Όταν η έξοδος γίνει 1001, Q0 και Q3 γίνονται 1, κάνοντας την έξοδο της AND ίση με 1. Αυτή η κατάσταση ενεργοποιεί το Load, έτσι στον επόμενο παλμό μετρητής δεν μετρά, αλλά φορτώνει από τις τέσσερις εισόδους δεδομένων. Η τιμή που φορτώνεται είναι 0000. Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Εναλλακτικός Σχεδιασμός για Μετρητή BCD Χρήση ακολουθιακού λογικού μοντέλου για το σχεδιασμό σύγχρονου μετρητή BCD με D flip-flops Πίνακας Καταστάσεων => Συνδυασμοί εισόδων 1010 μέχρι 1111 είναι συνδυασμοί αδιαφορίας (don’t cares) Παρούσα Κατ. Q8 Q4 Q2 Q1 Επόμενη Κατ. 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 0 0 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Εναλλακτικός Σχεδιασμός για Μετρητή BCD (συν.) Χρήση K-χαρτών για δυεπίπεδη ελαχιστοποίηση για βελτιστοποίηση των εξισώσεων της επόμενης κατάστασης: D1 = Q1 D2 = Q2  Q1Q8 D4 = Q4  Q1Q2 D8 = Q8  (Q1Q8 + Q1Q2Q4) Το λογικό διάγραμμα μπορεί να παραχθεί από τις πιο πάνω εξισώσεις. Πρόσθεση ασύγχρονου ή σύγχρονου reset απαραίτητη Τι θα συμβεί αν για οποιοδήποτε λόγο (π.χ. διαταραχή ισχύος) το κύκλωμα πάρει κατάσταση άλλη από 0000…1001? Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Εναλλακτικός Σχεδιασμός για Μετρητή BCD (συν.) Βρείτε τις τιμές των 6 επόμενων καταστάσεων για τους συνδυασμούς αδιαφορίας από τις εξισώσεις της προηγούμενης διαφάνειας Βρείτε το ολοκληρωμένο διάγραμμα καταστάσεων για να εκτιμήσετε την συμπεριφορά του κυκλώματος για τις συνθήκες αδιαφορίας 1 8 7 6 5 4 3 2 9 10 11 14 15 12 13 Παρούσα Κατ. Επόμενη Κατ. Q8 Q4 Q2 Q1 1 0 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 1 0 1 0 1 0 0 1 1 1 0 1 1 1 1 0 0 1 0 Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Εναλλακτικός Σχεδιασμός για Μετρητή BCD (συν.) ΗΜΥ 210: Λογικός Σχεδιασμός, Εαρινό Εξάμηνο 2005 Νοε-18 Εναλλακτικός Σχεδιασμός για Μετρητή BCD (συν.) Για τον προηγούμενο σχεδιασμό, σε περίπτωση που το κύκλωμα έρθει σε μια άκυρη κατάσταση (invalid state) θα επανέρθει σε μια έγκυρη κατάσταση μέσα σε 2 περιόδους του ρολογιού (clock cycles) Είναι αυτό ικανοποιητικό; Αν όχι: Χρειάζεται κάποιο σήμα που να υποδεικνύει ότι το κύκλωμα εισήλθε σε άκυρη κατάσταση; Ποια η εξίσωση τέτοιου σήματος; Χρειάζεται τροποποίηση του κυκλώματος για να μπορεί να επιστρέψει σε έγκυρη κατάσταση μέσα σε 1 περίοδο του ρολογιού; Χρειάζεται τροποποίηση του κυκλώματος για να μπορεί να επιστρέψει σε συγκεκριμένη έγκυρη κατάσταση (όπως 0); Τυχόν ενέργειες εξαρτώνται από: την εφαρμογή που θα χρησιμοποιήσει το κύκλωμα πολιτική της ομάδας σχεδιασμού Δείτε σελίδες 278 - 279 στο βιβλίο σας. Error = Q8 Q4 + Q8 Q2 Νοε-18 Κεφάλαιο 7-ii: Μετρητές Κεφάλαιο 7-ii: Μετρητές

Μετρητές Τυχαίων Aκολουθιών (Arbitrary Sequence Counter) Δεδομένης μιας τυχαίας ακολουθίας, σχεδιάστε ένα μετρητή που να αναπαράγει την ακολουθία. Διαδικασία: Παραγωγή πίνακα/διάγραμμα καταστάσεων βάση της δεδομένης ακολουθίας Ελαχιστοποίηση (με K-χάρτες, κτλ) Σχεδιασμός λογικού διαγράμματος Παράδειγμα: Σχεδιάστε το λογικό διάγραμμα για τον μετρητή με την εξής ακολουθία: 0  7  6  1  0 (000  111  110  001  000). Χρησιμοποιείστε D FFs. Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Κεφάλαιο 7-ii: Μετρητές Μετρώντας Modulo N Μετρητής Διαίρεσης-δια-n (Modulo n) Μετρά το υπόλοιπο της διαίρεσης δια n, όπου το n μπορεί να μην είναι δύναμη του 2 ή Μετρά τυχαία ακολουθία από n καταστάσεις, ειδικά σχεδιασμένος βάση κάθε κατάστασης Περιλαμβάνει modulo 10 που είναι ο μετρητής BCD Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Μετρώντας Modulo 7: Ανιχνεύει 7 και επανέρχεται ασύγχρονα Χρήση ενός σύγχρονου δυαδικού μετρητή 4ων-bit με ασύγχρονο Clear για κατασκευή μετρητή Modulo 7. Όταν ανιχνεύεται το 7, το κύκλωμα επανέρχεται στο 0 (Clear) ασύγχρονα. Άρα, δίνει: 0123456 7(για πολύ λίγο) 0123 4567(για πολύ λίγο) , κτλ. Αυτό ΔΕΝ ΠΡΕΠΕΙ ΝΑ ΓΙΝΕΤΑΙ! Α ναφέρεται ως μετρητής «αυτοκτονίας»! (το «7» «σκοτώνεται», αλλά μαζί του και η δουλειά του σχεδιαστή!) D3 Q3 D2 Q2 D1 Q1 D0 Q0 Clock CP LOAD CLEAR Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Μετρώντας Modulo 7: Σύγχρονη Παράλληλη Φόρτωση 0 όταν ανιχνεύεται το 6 Χρήση ενός σύγχρονου δυαδικού μετρητή 4ων-bit με σύγχρονη φόρτωση (load) και ασύγχρονο clear για κατασκευή μετρητή Modulo 7. Όταν ανιχνεύεται το 6, το κύκλωμα επανέρχεται στο 0 σύγχρονα, αφού φορτώνει το 0 από τις εισόδους. Άρα, δίνει: 0123456 0123456… Για καταστάσεις μεγαλύτερες (σε δυαδική τιμή) του 0110, χρησιμοποιούνται συνθήκες αδιαφορίας, και έτσι Load = Q4 Q2 D3 Q3 D2 Q2 D1 Q1 D0 Q0 CLEAR CP LOAD Clock Reset Νοε-18 Κεφάλαιο 7-ii: Μετρητές

Κεφάλαιο 7-ii: Μετρητές Άλλο παράδειγμα: Ασύγχρονη αρχικοποίηση σε 9 και Σύγχρονη Φόρτωση του 9 όταν φτάσει στο 14 Χρήση ενός σύγχρονου δυαδικού μετρητή 4ων-bit με σύγχρονη φόρτωση (load) για κατασκευή μετρητή Modulo 6. Το Load χρησιμοποιείται για να θέσει την κατάσταση στο δυαδικό 9 είτε στο Reset είτε όταν ανιχνεύεται το 14. Αυτό δίνει: 9101112131491011113149… 1 D3 Q3 D2 Q2 D1 Q1 1 D0 Q0 Clock CP Reset LOAD 1 CLEAR Νοε-18 Κεφάλαιο 7-ii: Μετρητές