Συνδυαστικα κυκλωματα με MSI και LSI HY120 ΨΗΦΙΑΚΗ ΣΧΕΔΙΑΣΗ Συνδυαστικα κυκλωματα με MSI και LSI

Σχεδιαση συνδυαστικων κυκλωματων Στα προηγουμενα ειδαμε τον τροπο σχεδιασης και αναλυσης λογικων κυκλωματων με απλες πυλες που βρισκονται μεσα σε SSI ICs. Θα ασχοληθουμε τωρα με την σχεδιαση κυκλωματων χρησιμοποιωντας πιο συνθετα υποσυστηματα τα οποια υπαρχουν σε μορφη MSI ή LSI IC. Σχεδιαση με εμπορικα διαθεσιμα chips και ποικιλια μεθοδων Σχεδιαση με χρηση αποκωδικοποιητων, πολυπλεκτων, ROMs, PLDs κ.λ.π.

Παραλληλος Δυαδικος Αθροιστης Ειδαμε πως σχεδιαζεται ο ημι-αθροιστης και ο πληρης αθροιστης. Θα σχεδιασουμε τωρα εναν παραλληλο αθροιστη 4-bit αριθμων. Παραδειγμα: Α=1011, Β=0011 => S=1110 και C=0 Δεικτης i 4 3 2 1 Κρατουμενο εισοδου 0 1 1 0 Ci Α 1 0 1 1 Ai Β 0 0 1 1 Bi Αθροισμα 0 1 1 1 0 Si Κρατουμενο εξοδου 0 0 1 1 Ci+1 B4 A4 B3 A3 B2 A2 B1 A1 C5 C4 C3 C2 C1 Full Adder Full Adder Full Adder Full Adder S4 S3 S2 S1

Παραλληλος Δυαδικος Αθροιστης (2) H "κλασσικη" σχεδιαση θα απαιτουσε πινακα αληθειας με 24+4+1=512 γραμμες και 4+1 στηλες. Το 74283 ειναι ενα ολοκληρωμενο της οικογενειας TTL που περιεχει εναν 4 bit αθροιστη EΦΑΡΜΟΓΗ: BCD σε Excess-3 C5 +5V 74283 Α 4 BCD 74283 Β 4 4 4 S 4 S B4 1 C1 A1 A2 A3 A4 Α 4 = B1

Καθυστερησεις στον παραλληλο δυαδικο αθροιστη Α4 Β4 Α3 Β3 Α2 Β2 Α1 Β1 C3 C2 C4 C1 C5 S4 S3 S2 S1 Μεγιστη καθυστερηση: απο το C1 στο C5. Ιση με 2x4+1=9 καθυστερησεις πυλης Επειδη ολες οι πραξεις γινονται με την βοηθεια της προσθεσης ειναι σημαντικο να ελαττωθει ο χρονος διαδοσης του κρατουμενου.

Διαδοση κρατουμενου Απο το διαγραμμα του πληρους αθροιστη βλεπουμε οτι: Pi=AiBi, Gi=AiBi, Si=Pi Ci και Ci+1=Gi+PiCi Τα Gi και Pi εμφανιζονται με καθυστερηση μιας πυλης. Για καθε βαθμιδα γραφουμε το κρατουμενο εξοδου σαν αθροισμα γινομενων (2επιπεδη υλοποιηση) μεταβλητων που υπολογιζονται με καθυστερηση μιας πυλης: C1=C1, C2=G1+P1C1, C3=G2+P2C2=G2+P2(G1+P1C1)=G2+P2G1+P2P1C1 C4=G3+P3C3=G3+P3(G2+P2G1+P2P1C1)=G3+P3G2+P3P2G1+P3P2P1C1 C5=G4+P4C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C1 Αi Bi Ci Si Ci+1 Pi Gi

Διαδοση κρατουμενου Κατασκευαζουμε ενα κυκλωμα με εισοδους τα C1, G1, P1,…,G4, P4 και εξοδους τα C2, C3, C4 και C5 συμφωνα με τις προηγουμενες σχεσεις. Στο κυκλωμα αυτο συνδεουμε τις εισοδους και εξοδους του παραλληλου αθροιστη οπως στο σχημα. C1 P1 S1 Κυκλωμα προβλεψης κρατουμενου (2 επιπεδα λογικης) C1 Α1 B1 P1 G1 Συνολικη καθυστερηση 1+2+1= 4 καθυστερησεις πυλης C2 P2 S2 Α2 B2 P2 G2 C3 P3 S3 Α3 B3 P3 G3 C4 P4 S4 Α4 B4 P4 G4 C5

Δεκαδικος Αθροιστης Θελουμε να σχεδιασουμε ενα κυκλωμα το οποιο να βρισκει το αθροισμα δυο αριθμων σε μορφη BCD (+ ενα κρατουμενο εισοδου) Με "κλασσικη" σχεδιαση χρειαζομαστε πινακα αληθειας με 24+4+1=512 γραμμες και 2x4=8 στηλες. Εναλλακτικα μπορουμε να χρησιμοποιησουμε εναν 4 bit δυαδικο παραλληλο αθροιστη τον οποιο θα τροφοδοτησουμε με τους δυο 4 bit BCD αριθμους. Η εξοδος του αθροιστη θα ειναι ενας δυαδικος αριθμος μεταξυ 0 και (9+9+1=) 19, τον οποιο θα πρεπει να μετατρεψουμε σε αριθμο BCD. BCD  A B C1 4 bit αθροιστης C5 S Binary to BCD Δεκαδες BCD Μοναδες

Μετατροπεας Binary to BCD Α Β # C5 S4 S3 S2 S1 Δ Μ4 Μ3 Μ2 Μ1 Binary 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 1 2 0 0 0 1 0 0 0 0 1 0 2 3 0 0 0 1 1 0 0 0 1 1 3 4 0 0 1 0 0 0 0 1 0 0 4 5 0 0 1 0 1 0 0 1 0 1 5 6 0 0 1 1 0 0 0 1 1 0 6 7 0 0 1 1 1 0 0 1 1 1 7 8 0 1 0 0 0 0 1 0 0 0 8 9 0 1 0 0 1 0 1 0 0 1 9 10 0 1 0 1 0 1 0 0 0 0 16 (10+6) 11 0 1 0 1 1 1 0 0 0 1 17 (11+6) 12 0 1 1 0 0 1 0 0 1 0 18 13 0 1 1 0 1 1 0 0 1 1 19 14 0 1 1 1 0 1 0 1 0 0 20 (14+6) 15 0 1 1 1 1 1 0 1 0 1 21 16 1 0 0 0 0 1 0 1 1 0 22 17 1 0 0 0 1 1 0 1 1 1 23 18 1 0 0 1 0 1 1 0 0 0 24 19 1 0 0 1 1 1 1 0 0 1 25 (19+6) C5 C1 4 bit δυαδικος αθροιστης S4 S3 S2 S1 0 ή 6 C1 4 bit δυαδικος αθροιστης Δ Μ4 Μ3 Μ1 Μ0

Απλοποιημενος Μετατροπεας Binary to BCD BCD A B C5 C1 4 bit δυαδικος αθροιστης S4 S3 S2 S1 Να αποδειξετε οτι το κυκλωμα ειναι σωστο C3 C1 2 bit δυαδικος αθροιστης Δ Μ4 Μ3 Μ2 Μ1

Συγκριτης μεγεθους αριθμων Να σχεδιασθει ενα κυκλωμα το οποιο συγκρινει δυο αριθμους Α και Β των 4 bits και ενεργοποιει μια απο τις τρεις εξοδους του που αντιστοιχουν στις τρεις περιπτωσεις Α>Β, Α=Β και Α<Β. Με την "κλασσικη" μεθοδο χρειαζεται πινακας αληθειας με 24+4=256 γραμμες και 3 στηλες. Για απλοποιηση της διαδικασιας εφαρμοζουμε μια τεχνικη συγκρισης παρομοια με αυτη που χρησιμοποιει ο ανθρωπος γαι να συγκρινει δυο αριθμους: Εστωσαν δυο 4 bit αριθμοι Α=Α3Α2Α1Α0 και Β=Β3Β2Β1Β0. Προφανως {Α=Β}  {Α3=Β3, Α2=Β2, Α1=Β1, και Α0=Β0}. Αν xk= ΑkΒk =AkBk+Ak'Bk' τοτε xk=1 αν Αk=Βk και {Α=Β}  {xk=1,k}{x3x2x1x0} Αρα, αν (Α=Β) ειναι η λογικη μεταβλητη που γινεται 1 αν Α=Β, τοτε (Α=Β) = x3x2x1x0

Συγκριτης μεγεθους αριθμων (συνεχεια) Για να βρουμε την σχεση των Α και Β συγκρινουμε διαδοχικα τα ψηφια τους αρχιζοντας απο τα περισσοτερο σημαντικα Α3, Β3 (Α=Β)= x3x2x1x0 Α3>Β3 Α3<Β3 Α3=Β3 (Α>Β)=Α3Β3'+x3A2B2'+ +x3x2A1B1'+x3x2x1A0B0' Α2, Β2 Α2<Β2 Α2>Β2 Α2=Β2 (Α<Β)=Α3'Β3 +x3A2'B2+ +x3x2A1'B1+x3x2x1A0'B0 Α1, Β1 Α1<Β1 Α1>Β1 Α1=Β1 A 4 Συγκριτης μεγεθους 74LS85 Α0, Β0 A>B Α0>Β0 Α0<Β0 A=B B 4 Α0=Β0 A<B Α>Β Α=Β Α<Β A>B A=B A<B

Αποκωδικοποιητης - Decoder Ο αποκωδικοποιητης απο n σε m  2n ειναι ενα κυκλωμα με n εισοδους και m εξοδους. Αναλογα με τον συνδυασμο δυαδικων τιμων στις εισοδους του ενεργοποιειται μια και μονη εξοδος Ο αποκωδικοποιητης παραγει τους m  2n ελαχιστορους των n μεταβλητων. Παραδειγμα: Decoder 3 σε 8 n Αποκωδικοποιητης Decoder … x y z D0 74138 … D7 x' y' z' D0 x y z D0 D1 D2 D3 D4 D5 D6 D7 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1 x' y' z' D1 …. x y z D7

Αποκωδικοποιητης BCD - BCD Decoder Να σχεδιασθει ενα κυκλωμα το οποιο οταν στις 4 εισοδους του εφαρμοζεται ενας αριθμος BCD ενεργοποιει μια απο τις 10 εξοδους του. Ειναι διαθεσιμο στο εμποριο με αριθμο σειρας TTL 7442. w x y z D0 Κανονικα χρειαζονται 10 χαρτες Karnaugh για την σχεδιαση. BCD σε δεκαδικο D1 D9 Μπορουμε να απλοποιησουμε την διαδικασια αν αντι 1 γραψουμε Di στον χαρτη Karnaugh. Υπαρχουν 6 αδιαφοροι οροι: yz 00 01 11 10 wx 00 01 11 10 D0=w'x'y'z', D1=w'x'y'z, D2=w'x'yz', ………… D9= wz Τι συμβαινει οταν στις εισοδους εφαρμοσθει αδιαφορη εισοδος? Στο 7442 ολες οι εξοδοι γινονται 1 D0 D1 D3 D2 D4 D5 D7 D6 X X X X D8 D9 X X

Υλοποιηση συνδυαστικης λογικης Ενας αποκωδικοποιητης n σε 2n εμφανιζει στις εξοδους του ολους τους ελαχιστορους των n μεταβλητων. Καθε συναρτηση Boole ειναι αθροισμα των ελαχιστορων της. Κατα συνεπεια καθε συναρτηση Boole των n μεταβλητων μπορει να υλοποιηθει με εναν αποκωδικοποιητη n σε 2n και μια πυλη OR πολλων εισοδων. Παραδειγμα: Υλοποιηση πληρους αθροιστη. x y z S=Σ(1,2,4,7) C=Σ(3,5,6,7) FA S 1 2 3 4 5 6 7 Αποκωδικοποιητης 3 σε 8 x y z C

Αποπλεκτες - Demultiplexers (DeMuxs) Ο αποπλεκτης ειναι ενα κυκλωμα που δεχεται δεδομενα σε μια γραμμη εισοδου και τα μεταβιβαζει σε μια απο τις 2n γραμμες εξοδου συμφωνα με τις τιμες των n μεταβλητων στις εισοδους ελεγχου. Υλοποιηση αποπλεκτη 1Χ4: Πινακας αληθειας Ε x y D0 D1 D2 D3 0 XX 0 0 0 0 1 0 0 1 0 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 0 1 1 1 0 0 0 1 xy D0 D1 D2 D3 • D0 D1 D2 D3 00 01 10 11 1Χ4 Demux E Eισοδος E •  • • x y x y xy 00 01 10 11 D0 D1 D2 D3 E Decoder x y

Αποπλεκτης = Αποκωδικοποιητης με εισοδο επιτρεψης (Enable) Απο το προηγουμενο slide προκυπτει οτι: Οταν Ε=0 ο αποκωδικοποιητης εχει 0 σε ολες τις εξοδους. Οταν Ε=1 εργαζεται κανονικα. Η εισοδος E(nable) μας επιτρεπει να συνθετουμε πολυπλοκωτερους αποκωδικοποιητες Ε x y D0 D1 D2 D3 0 XX 0 0 0 0 1 0 0 1 0 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 0 1 1 1 0 0 0 1 D0 D1 D2 D3 x y D0 D1 D2 D3 Ε 2 σε 4 Decoder με Enable 1X4 Demux  x y E D0 D3 D4 D7 x y z 2 σε 4 Decoder 3 σε 8 decoder D0 D3 D7 x y z  2 σε 4 Decoder

Κωδικοποιητες - Encoders Ενεργοποιειται μια μονο εισοδος καθε φορα και στην εξοδο εμφανιζεται ο κωδικος αριθμος της ενεργοποιημενης εισοδου. Παραδειγμα: Σχεδιαση κωδικοποιητη 8 σε 3 D0 D1 D2 D3 D4 D5 D6 D7 x y z 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 n 2n 2n σε n encoder x = D4+D5+D6+D7 y = D2+D3+D6+D7 z = D1+D3+D5+D7 Βλεπουμε οτι η D0 δεν συνδεεται πουθενα. Οταν ειναι D0=1 και Di=0 τα xyz=000, αλλα το ιδιο συμβαινει οταν ολα τα Di=0 Το προβλημα λυνεται με μια επιπλεον εξοδο η οποια γινεται 0 αν η εισοδος δεν ειναι εγκυρη (= μια μονο ιση με ενα)

Κωδικοποιητης προτεραιοτητας Priority encoder Ο κωδικοποιητης προτεραιοτητας ειναι ενας κωδικοποιητης του οποιου οι εισοδοι κατατασσονται κατα προτεραιοτητα. Ενεργοποιειται καθε φορα εκεινη η εξοδος της οποιας ο κωδικος αντιστοιχει στην εισοδο με την μεγαλυτερη προτεραιοτητα που ειναι σε κατασταση 1. Σχεδιαση κωδικοποιητη προτεραιοτητας 4 σε 2 Ι0 Ι1 Ι2 Ι3 H επιπλεον εξοδος z γινεται 1 αν ολες οι εισοδοι ειναι 0. Δηλαδη z=I0+I1+I2+I3 Priority encoder y1 y2 z Ι0Ι1 00 01 11 10 Ι0Ι1 00 01 11 10 Ι2Ι3 00 01 11 10 > > > Ι2Ι3 00 01 11 10 I0 I1 I2 I3 y1 y2 z 0 0 0 0 X X 0 1 X X X 0 0 1 0 1 X X 0 1 1 0 0 1 X 1 0 1 0 0 0 1 1 1 1 Χ 1 0 0 Χ 1 1 0 0 1 y1 = I0'I1' y2 = I0'I1 + I0'I1'

Πολυπλεκτες - Multiplexers Πολυπλεξια= μεταβιβαση μεγαλου αριθμου δεδομενων μεσα απο μικροτερο αριθμο καναλιων ή γραμμων. Πολυπλεκτης = κυκλωμα που επιλεγει πληροφοριες αναμεσα σε πολλες γραμμες εισοδου και τις κατευθυνει σε μια εξοδο. Η επιλογη γινεται μεσω γραμμων επιλογης. Παραδειγμα: Πολυπλεκτης 4x1 Decoder I0 I1 I2 I3 00 01 10 11 I0 4x1 Y =I0s0's1'+I1s0s1'+I2s1s2'+I3s1s0 I1 Y s1 s0 I2 s1 s0 Y 0 0 I0 0 1 I1 1 0 I2 1 1 I3 I0 I1 I2 I3 I0 I1 I2 I3 Y I3 s1 s1 s0 s0

Πολυπλεκτες - Multiplexers O Πολυπλεκτης 2n σε 1 υλοποιειται με εναν αποκωδικοποιητη απο n σε 2n γραμμες, στις πυλες AND του οποιου εχουν προστεθει 2n γραμμες εισοδου, μια σε καθε πυλη. Οι εξοδοι των πυλων ΑΝD συνδεονται σε μια πυλη OR των 2n εισοδων. Το μεγεθος διδεται σαν 2nx1 και προυποθετει την υπαρξη n γραμμων επιλογης. Συχνα οι πολυπλεκτες εχουν και μια εισοδο επιτρεψης (enable) Οταν η εισοδος Enable = 1 το κυκλωμα λειτουργει κανονικα , ενω οταν Enable=0 οι εξοδοι γινονται 0. Μια αλλη ονομασια για την εισοδο Enable ειναι Strobe.

Παραδειγμα Πολυπλεκτη (74157) Στο εμποριο διατιθεται υπο μορφη IC ενας τετραπλος πολυπλεκτης 2 σε 1, με κοινη εισοδο Enable και κοινη εισοδο επιλογης (select). A1 A2 A3 A4 B1 B2 B3 B4 S E E = 1 => ενεργοποιηση κυκλωματος S = 0 => επιλογη των Α, Υι=Αι S = 1 => επιλογη των Β, Υι=Βι Y1 Y2 Y3 Y4 Ε S Yi 0 X 0 1 0 Ai 1 1 Bi 4 A B S E 4πλος 2 σε 1 MUX Y 4 4 E A B S Y 1

Υλοποιηση συναρτησεων Boole Ειδαμε οτι με εναν αποκωδικοποιητη n σε 2n και μια πυλη OR 2n εισοδων μπορουμε να παραστησουμε μια οποιαδηποτε συναρτηση Boole των n μεταβλητων. Ανατρεχοντας στο λογικο διαγραμμα ενος πολυπλεκτη 2n σε 1 βλεπουμε οτι περιεχει εναν αποκωδικοποιητη n σε 2n και μια πυλη OR. Αρα μπορει να χρησιμοποιηθει για την υλοποιηση συναρτησεων Boole. Η υλοποιηση γινεται αφου αναλυσουμε την συναρτηση σε αθροισμα ελαχιστορων, εφαρμοζοντας ενα 1 ή ενα 0 στις εισοδους του πολυπλεκτη αναλογα με το αν ανηκει ή οχι στην συναρτηση ο ελαχιστορος που αντιστοιχει σε καθε εισοδο. Για συναρτησεις n μεταβλητων χρειαζομαστε εναν πολυπλεκτη 2n σε 1

Υλοποιηση συναρτησεων Boole (2) Παραδειγμα: Εστω οτι θελουμε να υλοποιησουμε την συναρτηση z=xy=xy'+x'y με εναν πολυπλεκτη 4 σε 1. Βλεπουμε οτι z = Σ(1,2). Αλλα η ιδια συναρτηση μπορει να υλοποιηθει και με πολυπλεκτη 2x1 Στα επομενα θα αναπτυξουμε συστηματικο τροπο υλοποιησης συναρτησεων Boole των n μεταβλητων με πολυπλεκτες 2n-1x1 I0 I1 I2 I3 1 4x1 4x1 x y 4x1 z z z   x y x y 0 1 1 0 2x1 z=x'y+xy' y y' 1 x

Υλοποιηση συναρτησεων Boole (3) Παραδειγμα 1o: Να υλοποιηθει η F(x,y,z) = Σ (1,3,5,6) Παραδειγμα 2o: Να υλοποιηθει η F(w,x,y,z) = Σ (0,1,3,4,8,9,15) 1 1 2 3 4 5 6 7 8x1 23x1 yz 00 01 10 11 x I0 I1 I2 I3 0 0 1 2 3 1 4 5 6 7 0 1 x x' 1 x x' 4x1 F F y z x y z 1 w' w 1 2 3 4 5 6 7 8x1 23x1 xyz 000 001 010 011 100 101 110 111 w I0 I1 I2 I3 I4 I5 I6 I7 0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 1 1 0 w' w' 0 0 w F x y z

Read Only Memory (ROM) Ειδαμε οτι με εναν αποκωδικοποιητη με n εισοδους και 2n εξοδους μπορουμε να υλοποιησουμε ολους τους ελαχιστορους n μεταβλητων. Με πυλες OR, κατοπιν, μπορουμε να αθροισουμε ολους τους ορους που χρειαζομαστε για να υλοποιησουμε μια συγκεκριμενη συναρτηση Boole. Μια μνημη "μονο αναγνωσης" (ROM) με n εισοδους και m εξοδους περιλαμβανει εναν αποκωδικοποιητη απο n σε 2n και m πυλες OR μεσα στο ιδιο chip. Οι καταλληλες συνδεσεις των εξοδων του αποκωδικοποιητη με τις πυλες OR γινονται με την διαδικασια του "προγραμματισμου". Χρησιμοποιουνται για πολυπλοκες συναρτησεις. Βασικα ειναι στοιχεια αποθηκευσης δεδομενων (2n θεσεις των m bits) Τα δεδομενα καθοριζονται απο τον χρηστη και εγγραφονται με την διαδικασια του "προγραμματισμου".

Read Only Memory (ROM) (2) Οι δυο τροποι θεωρησης των ROMs Υλοποιηση Συναρτησεων Αποθηκευση Δεδομενων n Decoder απο n σε 2n m n ROM 2n x m … 2n m Καθε συνδυασμος απο n bits της εισοδου ονομαζεται διευθυνση (address) Καθε συνδυασμος απο m bits της εξοδου ονομαζεται λεξη μνημης (word) Mια ROM χαρακτηριζεται απο τον αριθμο των λεξεων 2n και απο το μεγεθος τους m π.χ. Μνημη 25 x 8 = 32 x 8 = 256 bits Ειδικοι συνδεσμοι Αρχικα υπαρχουν συνδεσεις μεταξυ ολων των εξοδων του αποκωδικοποιητη και ολων των εισοδων των πυλων OR. Κατα τον προγραμματισμο καταστρεφονται οι συνδεσεις που δεν χρειαζονται. Παραμενουν μονο οι απαραιτητες για την υλοποιηση μιας συναρτησης.

Mια ROM 25 x 8 Συνδυαστικο κυκλωμα: … ROM 32x8 5 εισοδοι 8 εξοδοι A0 1 … 29 30 31 A0 A1 A2 A3 A4 Decoder 5 x 32 (32 AND + 5 NOT) 32x8 = 256 συνδεσμοι προγραμματισμου … F1 F2 … F8

Υλοποιηση συνδυαστικης λογικης Συνδυαστικο κυκλωμα με n εισοδους και m εξοδους απαιτει για την υλοποιηση του μια ROM 2n x m. Καταστρεφουμε τους συνδεσμους που αντιστοιχουν σε ελαχιστορους που δεν ανηκουν στην συναρτηση Fi, => προγραμματισμος εξοδου Fi. Παραδειγμα: Να υλοποιηθει με ROM συνδυαστικο κυκλωμα 2 εισοδων και δυο εξοδων F1(A1A0) = Σ(1,2,3), F2(A1A0) = Σ(0,2). A1 A0 F2 F1 0 0 1 0 0 1 0 1 1 0 1 1 1 1 0 1 A0 A1 00 01 10 11 Decoder 2 σε 4 X X X Address Words Πινακας Προγραμματισμου F1 F2

Υλοποιηση συνδυαστικης λογικης (2) Παραδειγμα 2ο: Να υλοποιηθει με καταλληλη ROM κυκλωμα 3 εισοδων το οποιο υπολογιζει το τετραγωνο του δυαδικου αριθμου στην εισοδο του. x Α2 Α1 Α0 Β5 Β4 Β3 Β2 Β1 Β0 x2 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 1 1 2 0 1 0 0 0 0 1 0 0 4 3 0 1 1 0 0 1 0 0 1 9 4 1 0 0 0 1 0 0 0 0 16 5 1 0 1 0 1 1 0 0 1 25 6 1 1 0 1 0 0 1 0 0 36 7 1 1 1 1 1 0 0 0 1 49 A2 A1 A0 ROM 23 x 4 B5 B4 B3 B2 B1 B0 0 A0

Τυποι ROM Mask Programmable: Προγραμματιζονται στο εργοστασιο κατα την κατασκευη τους (μεγαλες ποσοτητες) Programmable ROM (PROM): Προγραμματιζονται στο εργαστηριο με απλα μεσα. Αρχικα εχουν σε καθε διευθυνση 0 ή 1. Erasable PROM (EPROM): Προγραμματιζονται με απλο τροπο στο εργαστηριο και "σβυνονται" οταν εκτεθουν επι αρκετη ωρα σε υπεριωδη ακτινοβολια (UV). Μπορουν να ξαναχρησιμοποιηθουν. Electrically Erasable PROM (EEPROM): Προγραμματιζονται και σβυνονται με ηλεκτικο ρευμα.

Περιληψη ROM ROM: μοναδα υλοποιησης συνδυαστικων λογικων κυκλωματων μοναδα αποθηκευσης δυαδικων δεδομενων Χρησιμοποιουνται για: υλοποιηση πολυπλοκων συνδυαστικων κυκλωματων μετατροπη κωδικων εκτελεση αριθμητικων πραξεων (π.χ. πολ/σμος, τετραγωνικη ριζα) Απεικονιση χαρακτηρων στην οθονη υλοποιηση μοναδων ελεγχου ψηφιακων συστηματων