ΤΕΧΝΟΛΟΓΙΚΟ ΕΚΠΑΙΔΕΥΤΙΚΟ ΙΔΡΥΜΑ (Τ. Ε. Ι ΤΕΧΝΟΛΟΓΙΚΟ ΕΚΠΑΙΔΕΥΤΙΚΟ ΙΔΡΥΜΑ (Τ.Ε.Ι.) ΣΤΕΡΕΑΣ ΕΛΛΑΔΑΣ ΣΧΟΛΗ ΤΕΧΝΟΛΟΓΙΚΩΝ ΕΦΑΡΜΟΓΩΝ ΤΜΗΜΑ ΗΛΕΚΤΡΟΝΙΚΩΝ ΜΗΧΑΝΙΚΩΝ Τ.Ε. ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΚΑΘΗΓΗΤΗΣ ΛΑΜΙΑ 2013

ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ ΑΡΙΘΜΗΤΙΚΑ ΣΥΣΤΗΜΑΤΑ ΚΩΔΙΚΕΣ ΛΟΓΙΚΕΣ ΠΥΛΕΣ ΟΛΟΚΛΗΡΩΜΕΝΑ ΚΥΚΛΩΜΑΤΑ ΛΟΓΙΚΕΣ ΣΥΝΑΡΤΗΣΕΙΣ ΚΑΙ ΑΠΛΟΠΟΙΗΣΗ ΣΥΝΔΥΑΣΤΙΚΑ ΚΥΚΛΩΜΑΤΑ ΟΙΚΟΥΜΕΝΙΚΕΣ ΠΥΛΕΣ ΔΥΑΔΙΚΗ ΠΡΟΣΘΕΣΗ ΚΑΙ ΑΦΑΙΡΕΣΗ ΚΩΔΙΚΟΠΟΙΗΤΕΣ ΚΑΙ ΑΠΟΚΩΔΙΚΟΠΟΙΗΤΕΣ ΠΟΛΥΠΛΕΚΤΕΣ FLIP-FLOP ΚΑΤΑΧΩΡΗΤΕΣ ΣΥΓΧΡΟΝΑ ΑΚΟΛΟΥΘΙΑΚΑ ΚΥΚΛΩΜΑΤΑ ΑΣΥΓΧΡΟΝΑ ΑΚΟΛΟΥΘΙΑΚΑ ΚΥΚΛΩΜΑΤΑ ΑΠΑΡΙΘΜΗΤΕΣ ΒΙΒΛΙΟΓΡΑΦΙΑ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΑΡΙΘΜΗΤΙΚΑ ΣΥΣΤΗΜΑΤΑ ΑΡΙΘΜΗΤΙΚΑ ΣΥΣΤΗΜΑΤΑ ΜΕ ΒΑΣΗ ΜΕΤΑΤΡΟΠΕΣ ΒΑΣΗΣ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΑΡΙΘΜΗΤΙΚΑ ΣΥΣΤΗΜΑΤΑ Κάθε αριθμός εκφρασμένος σε αριθμητικό σύστημα με βάση (radix) το r παριστάνεται με μία σειρά από n+m+1 συντελεστές οι τιμές των οποίων κυμαίνονται από 0 μέχρι r-1, δηλαδή: (A)r=an an-1…a1 a0 . a-1 a-2…a-m Ο αντίστοιχος δεκαδικός αριθμός (αριθμητικό σύστημα με βάση το 10) είναι: (A)10=anrn+ an-1rn-1+…+ a1r1+ a0r0+ a-1r-1+a-2r-2+…+ a-mr-m Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΑΡΙΘΜΗΤΙΚΑ ΣΥΣΤΗΜΑΤΑ ΜΕ ΒΑΣΗ 2, 8, 10, 16 Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΜΕΤΑΤΡΟΠΗ ΣΕ ΔΕΚΑΔΙΚΟ Μετατροπή δυαδικού σε δεκαδικό (1110.011)2 = 1x23 + 1x22 + 1x21 + 0x20 + 0x2-1 + 1x2-2 + 1x2-3 = (14.375)10   Μετατροπή δεκαεξαδικού σε δεκαδικό (B65F)16 = 11x163 + 6x162 + 5x161 + 15x160 = (46687)10 Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΜΕΤΑΤΡΟΠΗ ΑΠΟ ΔΕΚΑΔΙΚΟ Μετατροπή δεκαδικού σε δυαδικό (41.8125)10 = (101001.1101)2 0.8125x2=1+0.6250 0.6250x2=1+0.2500 0.2500x2=0+0.5000 0.5000x2=1+0.0000 Μετατροπή δεκαδικού σε δεκαεξαδικό (225)10 = (E1)16 Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΚΩΔΙΚΕΣ ΔΥΑΔΙΚΟΙ ΚΩΔΙΚΕΣ ΑΛΦΑΡΙΘΜΗΤΙΚΟΙ ΚΩΔΙΚΕΣ ΚΩΔΙΚΕΣ ΑΝΙΧΝΕΥΣΗΣ ΣΦΑΛΜΑΤΩΝ ΚΩΔΙΚΕΣ ΑΝΙΧΝΕΥΣΗΣ ΚΑΙ ΔΙΟΡΘΩΣΗΣ ΣΦΑΛΜΑΤΩΝ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΔΥΑΔΙΚΟΙ ΚΩΔΙΚΕΣ Με n bit ενός δυαδικού κώδικα μπορούμε να παραστήσουμε 2n διακεκριμένους συνδυασμούς.   Οι δυαδικοί κώδικες ανήκουν στις δύο ακόλουθες κατηγορίες ανάλογα με τον τρόπο κατασκευής τους: - κώδικες με βάρη στα bits ανάλογα με την θέση τους (όπως είναι ο BCD κώδικας που έχει βάρη 8 4 2 1) - κώδικες χωρίς βάρη (όπως είναι ο κατοπτρικός κώδικας Gray) Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΔΥΑΔΙΚΟΙ ΚΩΔΙΚΕΣ BCD, EXCESS-3, 8 4 –2 -1, GRAY Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΑΛΦΑΡΙΘΜΗΤΙΚΟΙ ΚΩΔΙΚΕΣ Ο πλέον γνωστός αλφαριθμητικός κώδικας είναι ο κώδικας ASCII (American Standard Code for Interghange Information) ο οποίος χρησιμοποιεί 7 bit για την κωδικοποίηση 128 χαρακτήρων. Ο κώδικας ASCII περιλαμβάνει 94 εκτυπώσιμους γραφικούς χαρακτήρες και 34 μη εκτυπώσιμους χαρακτήρες ελέγχου (control characters), δηλαδή συνολικά 128 χαρακτήρες. Οι εκτυπώσιμοι χαρακτήρες είναι: - τα 26 κεφαλαία γράμματα A-Z - τα 26 μικρά γράμματα a-z - οι 10 αριθμοί 0-9 - τα 32 ειδικά σύμβολα Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΚΩΔΙΚΑΣ ASCII Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΚΩΔΙΚΕΣ ΑΝΙΧΝΕΥΣΗΣ ΣΦΑΛΜΑΤΩΝ Ένας κώδικας ανίχνευσης σφαλμάτων (error detection code) είναι ένας κώδικας που μπορεί να χρησιμοποιηθεί για την ανίχνευση σφαλμάτων κατά την μετάδοση δεδομένων, δηλαδή τη μεταβολή των τιμών κάποιων bit από "0" σε "1" ή από "1" σε "0". Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΚΩΔΙΚΑΣ BIQUINARY Ο κώδικας biquinary είναι ένας δυαδικός κώδικας που χρησιμοποιεί 7 bit με βάρη 5 0 4 3 2 1 0. Κάθε δεκαδικό ψηφίο κωδικοποιείται με δύο "1" και πέντε "0". Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΑΝΙΧΝΕΥΣΗ ΣΦΑΛΜΑΤΟΣ ΜΕ ΚΩΔΙΚΑ BIQUINARY Αν υπάρχουν περισσότεροι ή λιγότεροι από δύο "1", τότε ανιχνεύεται η ύπαρξη σφάλματος κατά την μετάδοση του μηνύματος. Αν λάβουμε στο δέκτη το ακόλουθο μήνυμα: 1000001 0100100 5 2 τότε αποφασίζουμε ότι το μήνυμα μεταδόθηκε σωστά, αφού παντού υπάρχουν δύο "1". Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΑΡΑΔΕΙΓΜΑ ΑΝΙΧΝΕΥΣΗΣ ΣΦΑΛΜΑΤΟΣ ΜΕ ΚΩΔΙΚΑ BIQUINARY Αν λάβουμε στο δέκτη το ακόλουθο μήνυμα: 1000001 0100101 5 ? τότε ανιχνεύουμε σφάλμα στο δεύτερο ψηφίο αφού υπάρχουν τρεις "1". Όμως δεν μπορούμε να διορθώσουμε το σφάλμα, αφού το σωστό ψηφίο μπορεί να είναι το 0100100 (δεκαδικό ψηφίο 2) ή το 0100001 (δεκαδικό ψηφίο 0), δηλαδή το πιθανό σωστό μήνυμα είναι το 52 ή το 50. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

BIT ΙΣΟΤΙΜΙΑΣ (PARITY BIT) Σε ένα μήνυμα (M2M1M0) προσθέτουμε ένα bit ισοτιμίας (P), έτσι ώστε το τελικό μήνυμα (M2M1M0P) να έχει περιττό πλήθος "1" (περιττή ισοτιμία) ή άρτιο πλήθος "1" (άρτια ισοτιμία). Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΑΡΤΙΑ ΚΑΙ ΠΕΡΙΤΤΗ ΙΣΟΤΙΜΙΑ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΑΝΙΧΝΕΥΣΗ ΣΦΑΛΜΑΤΟΣ ΜΕ BIT ΙΣΟΤΙΜΙΑΣ Στο δέκτη (του μηνύματος) ελέγχεται η ισοτιμία της μεταδιδόμενης πληροφορίας.   Αν λάβουμε στο δέκτη το ακόλουθο μήνυμα με περιττή ισοτιμία:   100 0 001 0 101 1 011 1 4 1 5 3 τότε αποφασίζουμε ότι το μήνυμα μεταδόθηκε σωστά, αφού τα Parity Bit ελέγχονται και ευρίσκονται παντού σωστά. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΑΡΑΔΕΙΓΜΑ ΑΝΙΧΝΕΥΣΗΣ ΣΦΑΛΜΑΤΟΣ ΜΕ BIT ΙΣΟΤΙΜΙΑΣ Αν λάβουμε στο δέκτη το ακόλουθο μήνυμα με περιττή ισοτιμία:   101 1 010 1 110 1 011 1 5 2 6 3 τότε ανιχνεύεται ένα σφάλμα στο δεύτερο Parity Bit. Όμως δεν μπορούμε να διορθώσουμε το σφάλμα. Η μέθοδος αυτή ανιχνεύει περιττό πλήθος σφαλμάτων. Άρτιο πλήθος σφαλμάτων δεν ανιχνεύεται. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΚΩΔΙΚΕΣ ΑΝΙΧΝΕΥΣΗΣ ΚΑΙ ΔΙΟΡΘΩΣΗΣ ΣΦΑΛΜΑΤΩΝ ΚΩΔΙΚΕΣ ΑΝΙΧΝΕΥΣΗΣ ΚΑΙ ΔΙΟΡΘΩΣΗΣ ΣΦΑΛΜΑΤΩΝ Ένας κώδικας ανίχνευσης και διόρθωσης σφαλμάτων (error detection and error correction code) είναι ένας κώδικας που μπορεί να χρησιμοποιηθεί για την ανίχνευση σφαλμάτων κατά την μετάδοση δεδομένων και ταυτόχρονα για την διόρθωση των σφαλμάτων, δηλαδή την εύρεση των σωστών δεδομένων. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΜΕΘΟΔΟΣ ΟΡΘΟΓΩΝΙΟΥ Η μέθοδος ορθογωνίου χρησιμοποιεί δύο bit ισοτιμίας (Parity Bit): το PB1 στην στήλη ισοτιμίας και το PB2 στην γραμμή ελέγχου.   Αν λάβουμε στο δέκτη το ακόλουθο μήνυμα με άρτια ισοτιμία:   τότε αποφασίζουμε ότι το μήνυμα μεταδόθηκε σωστά, αφού τα Parity Bit ελέγχονται και ευρίσκονται παντού σωστά.   Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΜΕΘΟΔΟΣ ΟΡΘΟΓΩΝΙΟΥ Με τη μέθοδο ορθογωνίου παρέχεται η δυνατότητα ανίχνευσης και διόρθωσης απλού σφάλματος (ενός μόνο σφάλματος). Αν λάβουμε στο δέκτη το ακόλουθο μήνυμα με άρτια ισοτιμία:   τότε ανιχνεύεται ένα απλό λάθος στην δεύτερη γραμμή και δεύτερη στήλη (από δεξιά), οπότε το σωστό μήνυμα είναι 0010 αντί 0000 (διόρθωση απλού σφάλματος).   Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΚΩΔΙΚΑΣ HAMMING Ο κώδικας Hamming χρησιμοποιεί k bit ισοτιμίας (Parity Bit) για n bit δεδομένων, όπου 2k-1-kn. Με τoν κώδικα Hamming παρέχεται η δυνατότητα ανίχνευσης και διόρθωσης απλού σφάλματος (ενός μόνο σφάλματος).   Στον πομπό παράγονται τα k bit ισοτιμίας. Έτσι, στο δέκτη λαμβάνονται συνολικά n+k bit. Τα k bit ισοτιμίας ευρίσκονται στις θέσεις των δυνάμεων του 2 (1, 2, 4, 8,...). Στο δέκτη παράγονται τα bit ελέγχου (που είναι όσα και τα bit ισοτιμίας), τα οποία χρησιμοποιούνται για την ανίχνευση και τη διόρθωση απλού σφάλματος. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΑΡΑΓΩΓΗ BIT ΙΣΟΤΙΜΙΑΣ ΜΕ ΚΩΔΙΚΑ HAMMING Έστω ότι ο πομπός στέλνει το μήνυμα 11000100 (n=8) Στον πομπό παράγονται τα bit ισοτιμίας (k=4): P1=XOR(3,5,7,9,11)=XOR(11000)=0 P2=XOR(3,6,7,10,11)=XOR(10010)=0 P4=XOR(5,6,7,12)=XOR(1000)=1 P8=XOR(9,10,11,12)=XOR(0100)=1 Στο δέκτη λαμβάνονται συνολικά n+k=12 bit 001110010100 Τα bit ισοτιμίας είναι στις θέσεις 1, 2, 4, 8. Η συνάρτηση XOR υλοποιεί την περιττή συνάρτηση, δηλαδή το bit ισοτιμίας είναι "1" όταν η συνάρτηση XOR εφαρμόζεται σε περιττό πλήθος "1" και το bit ισοτιμίας είναι "0" όταν η συνάρτηση XOR εφαρμόζεται σε άρτιο πλήθος "1". Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΑΝΙΧΝΕΥΣΗ ΣΦΑΛΜΑΤΟΣ ΜΕ ΚΩΔΙΚΑ HAMMING Στο δέκτη παράγονται τα k=4 bit ελέγχου, ως εξής: C1=XOR(1,3,5,7,9,11)=XOR(011000)=0 C2=XOR(2,3,6,7,10,11)=XOR(010010)=0 C4=XOR(4,5,6,7,12)=XOR(11000)=0 C8=XOR(8,9,10,11,12)=XOR(10100)=0 Τα bit ελέγχου αποτελούν ένα δυαδικό αριθμό C=C8 C4 C2 C1 και αφού C=0 τότε δεν υπάρχει σφάλμα, δηλαδή το μήνυμα 11000100 στάλθηκε σωστά. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΑΡΑΔΕΙΓΜΑ ΑΝΙΧΝΕΥΣΗΣ ΚΑΙ ΔΙΟΡΘΩΣΗΣ ΣΦΑΛΜΑΤΟΣ ΜΕ ΚΩΔΙΚΑ HAMMING Έστω ότι στο δέκτη λαμβάνονται συνολικά n+k=12 bit 100001111010 Στο δέκτη παράγονται τα k=4 bit ελέγχου: C1=XOR(1,3,5,7,9,11)=XOR(100111)=0 C2=XOR(2,3,6,7,10,11)=XOR(001101)=1 C4=XOR(4,5,6,7,12)=XOR(00110)=0 C8=XOR(8,9,10,11,12)=XOR(11010)=1 Τα bit ελέγχου αποτελούν ένα δυαδικό αριθμό C=C8 C4 C2 C1 και αφού C0 τότε ανιχνεύεται ένα απλό σφάλμα στη θέση που αντιστοιχεί στο δεκαδικό του C=1010 (θέση 10). Επομένως το λάθος συνολικό μήνυμα 100001111010 διορθώνεται στο σωστό συνολικό μήνυμα 100001111110 με αλλαγή από "0" σε "1" στη θέση 10 και το λάθος καθαρό μήνυμα 00111010 διορθώνεται στο σωστό καθαρό μήνυμα 00111110 Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΛΟΓΙΚΕΣ ΠΥΛΕΣ ΑΛΓΕΒΡΑ BOOLE ΟΙ ΒΑΣΙΚΕΣ ΛΟΓΙΚΕΣ ΠΥΛΕΣ NOT, AND ΚΑΙ OR ΟΙ ΛΟΓΙΚΕΣ ΠΥΛΕΣ NAND ΚΑΙ NOR ΛΟΓΙΚΕΣ ΠΥΛΕΣ ΠΟΛΛΑΠΛΩΝ ΕΙΣΟΔΩΝ ΟΙ ΛΟΓΙΚΕΣ ΠΥΛΕΣ XOR ΚΑΙ XNOR Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΟΡΙΣΜΟΣ ΤΗΣ ΑΛΓΕΒΡΑΣ BOOLE Η Άλγεβρα Boole είναι μια αλγεβρική δομή ορισμένη στο σύνολο τιμών Β={0,1} με δυο τελεστές + (OR) και  (AND) με τους ακόλουθους Πίνακες Αληθείας: Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΑΞΙΩΜΑΤΑ ΤΗΣ ΑΛΓΕΒΡΑΣ BOOLE (αξιώματα Huntington) 1. Κλειστότητα α. ως προς την πράξη + (OR) β. ως προς την πράξη  (AND) 2. Ουδέτερα στοιχεία πράξεων α. x+0=0+x=x β. x1=1x=x 3. Αντιμεταθετική ιδιότητα α. x+y=y+x β. xy=yx 4. Επιμεριστική ιδιότητα α. x(y+z)=xy+xz β. x+(yz)=(x+y)(x+z) 5. Μοναδικό Συμπλήρωμα (NOT) α. x+x'=1 β. xx'=0 Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΘΕΩΡΗΜΑΤΑ ΤΗΣ ΑΛΓΕΒΡΑΣ BOOLE 1. α. x+x=x β. xx=x 2. α. x+1=1 β. x0=0 3. (x')'=x 4. Προσεταιριστική ιδιότητα α. x+y+z=x+(y+z)=(x+y)+z β. xyz=x(yz)=(xy)z 5. Θεώρημα απορρόφησης α. x+xy=x β. x(x+y)=x 6. Θεώρημα De Morgan α. (x+y)'=x'.y‘ β. (x.y)'=x'+y' Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΟΙ ΛΟΓΙΚΕΣ ΠΥΛΕΣ NOT, AND ΚΑΙ OR Οι βασικές πράξεις της Άλγεβρας Boole είναι οι πράξεις NOT, AND και OR. Στα ψηφιακά κυκλώματα οι τρεις αυτές πράξεις εκτελούνται από κυκλώματα που ονομάζονται λογικές πύλες. Κάθε πύλη παίρνει το όνομά της από την πράξη που εκτελεί. Έτσι έχουμε τις πύλες NOT, AND και OR. Η πύλη ΝΟΤ έχει μία είσοδο και μία έξοδο, ενώ οι άλλες δύο (ή περισσότερες) εισόδους και μία έξοδο. Από την έξοδο κάθε πύλης μπορούν να τροφοδοτηθούν μία ή περισσότερες άλλες πύλες. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΕΙΣΟΔΟΙ ΚΑΙ ΕΞΟΔΟΙ ΤΩΝ ΠΥΛΩΝ Οι είσοδοί και οι έξοδοι των πυλών μπορούν να πάρουν δύο μόνο τιμές, το λογικό “1” και το λογικό “0”. Στη Θετική Λογική στο λογικό ‘’1’’ αντιστοιχεί το υψηλότερο δυναμικό - Ηigh Level (π.χ. 5V), που συμβολίζεται και με το γράμμα Η, ενώ στο λογικό ‘’0’’ αντιστοιχεί το χαμηλότερο δυναμικό - Low Level (π.χ. 0V) που συμβολίζεται και με το γράμμα L. Στην πράξη το λογικό ‘’1’’ αντιστοιχεί σε τάσεις 3.5V - 5V, ενώ το λογικό ‘’0’’ σε τάσεις 0V – 1.5V. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΣΥΜΒΟΛΑ ΤΩΝ ΠΥΛΩΝ NOT, AND ΚΑΙ OR Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΙΝΑΚΕΣ ΑΛΗΘΕΙΑΣ ΤΩΝ ΠΥΛΩΝ NOT, AND ΚΑΙ OR Η πύλη ΝΟΤ δίνει έξοδο “1” όταν η είσοδός της δεν είναι “1”. H πύλη AND δίνει έξοδο “1” όταν όλες οι είσοδοί της είναι “1”. Η πύλη OR δίνει έξοδο “1” όταν τουλάχιστον μία από τις εισόδους της είναι “1”. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΣΥΜΒΟΛΑ ΤΩΝ ΠΥΛΩΝ NAND ΚΑΙ NOR Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΙΝΑΚΕΣ ΑΛΗΘΕΙΑΣ ΤΩΝ ΠΥΛΩΝ NAND ΚΑΙ NOR Η λογική πύλη NAND είναι μία πύλη AND που ακολουθείται από μία πύλη NOT. Η πύλη NAND δίνει έξοδο “1”" όταν τουλάχιστον μία από τις εισόδους της είναι “0”. Η λογική πύλη NOR είναι μία πύλη OR που ακολουθείται από μία πύλη NOT. Η πύλη NOR δίνει έξοδο “1” όταν όλες οι είσοδοι είναι “0”. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΥΛΕΣ AND ΚΑΙ OR ΠΟΛΛΑΠΛΩΝ ΕΙΣΟΔΩΝ x+y+z=x+(y+z)=(x+y)+z xyz=x(yz)=(xy)z Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΙΝΑΚΑΣ ΑΛΗΘΕΙΑΣ ΠΥΛΗΣ AND ΤΡΙΩΝ (3) ΕΙΔΟΔΩΝ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΥΛΕΣ NAND ΚΑΙ NOR ΠΟΛΛΑΠΛΩΝ ΕΙΣΟΔΩΝ Οι πύλες NAND και NOR πολλαπλών εισόδων μπορούν να υλοποιηθούν συνδέοντας μία πύλη NOT στην έξοδο των αντίστοιχων πυλών AND και OR πολλαπλών εισόδων. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΙΝΑΚΑΣ ΑΛΗΘΕΙΑΣ ΠΥΛΗΣ NOR ΤΕΣΣΑΡΩΝ (4) ΕΙΣΟΔΩΝ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΣΥΜΒΟΛΑ ΤΩΝ ΠΥΛΩΝ XOR ΚΑΙ XNOR Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΙΝΑΚΕΣ ΑΛΗΘΕΙΑΣ ΤΩΝ ΠΥΛΩΝ XOR ΚΑΙ XNOR Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΛΟΓΙΚΕΣ ΣΥΝΑΡΤΗΣΕΙΣ ΠΥΛΩΝ XOR ΚΑΙ XNOR xy=xy’+x’y xy=xy+x’y’   Οι λογικές συναρτήσεις των πυλών XOR και XNOR δύο εισόδων συνδέονται με τη σχέση: xy=(xy)’ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΟΛΟΚΛΗΡΩΜΕΝΑ ΚΥΚΛΩΜΑΤΑ ΟΛΟΚΛΗΡΩΜΕΝΟ ΚΥΚΛΩΜΑ - CHIP ΚΛΙΜΑΚΑ ΟΛΟΚΛΗΡΩΣΗΣ ΤΕΧΝΟΛΟΓΙΕΣ ΚΑΤΑΣΚΕΥΗΣ ΤΩΝ ΛΟΓΙΚΩΝ ΠΥΛΩΝ ΤΩΝ ΟΛΟΚΛΗΡΩΜΕΝΩΝ ΚΥΚΛΩΜΑΤΩΝ ΧΑΡΑΚΤΗΡΙΣΤΙΚΑ ΤΩΝ ΛΟΓΙΚΩΝ ΠΥΛΩΝ ΤΩΝ ΟΛΟΚΛΗΡΩΜΕΝΩΝ ΚΥΚΛΩΜΑΤΩΝ ΟΝΟΜΑΤΟΛΟΓΙΑ ΟΛΟΚΛΗΡΩΜΕΝΩΝ ΚΥΚΛΩΜΑΤΩΝ ΤΟ ΟΛΟΚΛΗΡΩΜΕΝΟ 7400 ΦΥΛΛΑ ΔΕΔΟΜΕΝΩΝ ΤΑ ΟΛΟΚΛΗΡΩΜΕΝΑ ΤΗΣ ΣΕΙΡΑΣ 74 Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΟΛΟΚΛΗΡΩΜΕΝΟ ΚΥΚΛΩΜΑ - CHIP Τα ολοκληρωμένα κυκλώματα (integrated circuits) είναι συστατικά στοιχεία των ψηφιακών κυκλωμάτων. Ένα ολοκληρωμένο κύκλωμα είναι ένας ημιαγωγός κρύσταλλος από σιλικόνη (chip) που περιέχει ηλεκτρονικά στοιχεία για τις ψηφιακές πύλες. Οι πύλες συνδέονται μέσα στο chip για να σχηματίσουν το κύκλωμα. Το chip τοποθετείται σε ένα πλαστικό περίβλημα και συγκολλούνται επαφές σε εξωτερικούς ακροδέκτες (pin) για να σχηματιστεί το ολοκληρωμένο κύκλωμα. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΚΛΙΜΑΚΑ ΟΛΟΚΛΗΡΩΣΗΣ Τα ολοκληρωμένα κυκλώματα κατηγοριοποιούνται ανάλογα με την Κλίμακα Ολοκλήρωσης (Scale Integration), δηλαδή ανάλογα με το πλήθος των ισοδύναμων με μια πύλη κυκλωμάτων που περιέχουν: Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΤΕΧΝΟΛΟΓΙΕΣ ΚΑΤΑΣΚΕΥΗΣ ΤΩΝ ΛΟΓΙΚΩΝ ΠΥΛΩΝ ΤΩΝ ΟΛΟΚΛΗΡΩΜΕΝΩΝ ΚΥΚΛΩΜΑΤΩΝ BIPOLAR CMOS (Complementary Metal-Oxide Semiconductor) BICMOS (Bipolar CMOS) ECL (Emitter Coupled Logic) Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΧΑΡΑΚΤΗΡΙΣΤΙΚΑ ΤΩΝ ΛΟΓΙΚΩΝ ΠΥΛΩΝ ΤΩΝ ΟΛΟΚΛΗΡΩΜΕΝΩΝ ΚΥΚΛΩΜΑΤΩΝ  - Fun Out (απαιτούμενο ρεύμα εισόδου που μπορεί να οδηγήσει η έξοδος χωρίς να κινδυνεύσει η ομαλή λειτουργία) - Power Dissipation (απαιτούμενη ισχύς τροφοδοσίας για ομαλή λειτουργία) - Propagation Delay (χρόνος για αλλαγή σήματος από την είσοδο στην έξοδο) - Noise Margin (ελάχιστη τάση εξωτερικού θορύβου που προκαλεί ανεπιθύμητη αλλαγή στην έξοδο) Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΟΝΟΜΑΤΟΛΟΓΙΑ ΟΛΟΚΛΗΡΩΜΕΝΩΝ ΚΥΚΛΩΜΑΤΩΝ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΤΟ ΟΛΟΚΛΗΡΩΜΕΝΟ 7400 Τα chip της standard σειράς 74 της οικογένειας TTL έχουν ονομασία που αρχίζει από 74 και ακολουθείται από κατάληξη που προσδιορίζει τον τύπο της σειράς. Το chip 7400 που περιέχει τέσσερις πύλες NAND δυο εισόδων είναι το βασικό κύκλωμα της οικογένειας TTL.   Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΟΙ ΑΚΡΟΔΕΚΤΕΣ ΤΟΥ 7400 Το chip τροφοδοτείται με τάση Vcc (υψηλή τάση - λογικό “1”) στην περιοχή τιμών 2.4V-5V με τυπική τιμή 3.5V και γειώνεται GND (χαμηλή τάση - λογικό “0”) στην περιοχή τιμών 0V-0.4V με τυπική τιμή 0.2V.   Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΦΥΛΛΑ ΔΕΔΟΜΕΝΩΝ Τα φύλλα δεδομένων (Data Sheets) των ολοκληρωμένων κυκλωμάτων περιέχουν πληροφορίες σχετικές με: Κατασκευάστρια Εταιρεία Ονομασία ολοκληρωμένου κυκλώματος Γενική Περιγραφή (General Description) Διάγραμμα Σύνδεσης (Connection Diagram) Πίνακας Λειτουργίας (Function Table) Μέγιστες Απόλυτες Τιμές (Absolute Maximum Ratings) Συνιστώμενες Συνθήκες Λειτουργίας (Recommended Operation Conditions) Ηλεκτρικά Χαρακτηριστικά (Electrical Characteristics) Χαρακτηριστικά Μεταγωγής (Switching Characteristics). Φυσικές Διαστάσεις (Physical Dimensions) Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΤΑ ΟΛΟΚΛΗΡΩΜΕΝΑ ΤΗΣ ΣΕΙΡΑΣ 74 Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΛΟΓΙΚΕΣ ΣΥΝΑΡΤΗΣΕΙΣ ΚΑΙ ΑΠΛΟΠΟΙΗΣΗ ΛΟΓΙΚΗ ΣΥΝΑΡΤΗΣΗ ΠΙΝΑΚΑΣ ΑΛΗΘΕΙΑΣ ΑΠΛΟΠΟΙΗΣΗ ΛΟΓΙΚΩΝ ΣΥΝΑΡΤΗΣΕΩΝ ΕΛΑΧΙΣΤΟΙ ΚΑΙ ΜΕΓΙΣΤΟΙ ΟΡΟΙ ΚΑΝΟΝΙΚΕΣ ΜΟΡΦΕΣ ΧΑΡΤΕΣ KARNAUGH ΑΠΛΟΠΟΙΗΣΗ ΛΟΓΙΚΩΝ ΣΥΝΑΡΤΗΣΕΩΝ ME ΧΑΡΤΕΣ KARNAUGH Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΛΟΓΙΚΗ ΣΥΝΑΡΤΗΣΗ Μία λογική συνάρτηση n μεταβλητών είναι μία έκφραση της Άλγεβρας Boole που περιλαμβάνει τις n μεταβλητές εισόδου, τους τελεστές των πράξεων της Άλγεβρας Boole και μία μεταβλητή εξόδου που είναι συνάρτηση των μεταβλητών εισόδου. Ο τελεστής  (AND) μπορεί να παραλείπεται στις λογικές συναρτήσεις (για παράδειγμα, xy=xy). Η προτεραιότητα των τελεστών στις λογικές συναρτήσεις είναι: (), NOT, AND, OR. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΙΝΑΚΑΣ ΑΛΗΘΕΙΑΣ   Η κάθε μία από τις n μεταβλητές εισόδου μπορεί να πάρει δύο μόνο τιμές, το λογικό “1” και το λογικό “0”. Επομένως, οι δυνατοί συνδυασμοί των μεταβλητών εισόδου είναι 2n. Για κάθε συνδυασμό των μεταβλητών εισόδου, η μεταβλητή εξόδου παίρνει μία μόνο τιμή: το λογικό “1” ή το λογικό “0”. Ο πίνακας αληθείας της λογικής συνάρτησης περιγράφει αυτή τη σχέση εισόδων-εξόδου. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΑΡΑΔΕΙΓΜΑ Η λογική συνάρτηση Y τριών μεταβλητών A, B και C έχει τον ακόλουθο πίνακα αληθείας: Ο πίνακας αληθείας έχει 8 (=23) συνδυασμούς των 3 μεταβλητών εισόδου. Από τον πίνακα αληθείας προκύπτει ότι η συνάρτηση εξόδου είναι Y=1 όταν A=0 και (AND) B=0 και (AND) C=1 ή (OR) A=1 και (AND) B=1 και (AND) C=0 Επομένως, η λογική συνάρτηση Y γράφεται: Y=A’B’C+ABC’ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΕΛΑΧΙΣΤΟΙ ΚΑΙ ΜΕΓΙΣΤΟΙ ΟΡΟΙ Ελάχιστοι όροι μίας λογικής συνάρτησης ονομάζονται όλα τα γινόμενα όλων των όρων της συνάρτησης, όπου ο κάθε όρος (μεταβλητή) εμφανίζεται στην κανονική (αν έχει τιμή “1”) ή στην συμπληρωματική του μορφή (αν έχει τιμή “0”). Μέγιστοι όροι μίας λογικής συνάρτησης ονομάζονται όλα τα αθροίσματα όλων των όρων της συνάρτησης, όπου ο κάθε όρος (μεταβλητή) εμφανίζεται στην κανονική (αν έχει τιμή “0”) ή στην συμπληρωματική του μορφή (αν έχει τιμή “1”). Μία λογική συνάρτηση n μεταβλητών έχει 2n ελάχιστους όρους και 2n μέγιστους όρους. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΚΑΝΟΝΙΚΕΣ ΜΟΡΦΕΣ Κάθε λογική συνάρτηση μπορεί να εκφρασθεί ως: άθροισμα ελάχιστων όρων (ΣΠ μορφή) και γινόμενο μέγιστων όρων (ΠΣ μορφή) Αυτές οι δύο μορφές έκφρασης των συναρτήσεων ονομάζονται Κανονικές Μορφές. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΑΡΑΔΕΙΓΜΑ ΚΑΝΟΝΙΚΩΝ ΜΟΡΦΩΝ Η συνάρτηση Y=Y(x,y,z) τριών μεταβλητών x, y και z όπου x είναι το περισσότερο σημαντικό ψηφίο (Most Significant Bit - MSB) και z είναι το λιγότερο σημαντικό ψηφίο (Least Significant Bit - LSB) έχει οκτώ ελάχιστους όρους και οκτώ μέγιστους όρους (23=8). Ο πίνακας αληθείας της συνάρτησης είναι: ΣΠ μορφή: Y=x'y'z+xy'z'+xyz=Σ(1,4,7) ΠΣ μορφή: Y=(x+y+z) (x+y'+z) (x+y'+z') (x'+y+z') (x'+y'+z)=Π(0,2,3,5,6) Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΧΑΡΤΕΣ KARNAUGH Οι χάρτες Karnaugh είναι ένας τρόπος αναπαράστασης των λογικών συναρτήσεων. Ο χάρτης Karrnaugh είναι ένας πίνακας όπου το κάθε τετράγωνο αναπαριστά ένα συνδυασμό των μεταβλητών, δηλαδή κάθε τετράγωνο ενός χάρτη Karnaugh αντιστοιχεί σε έναν ελάχιστο όρο της λογικής συνάρτησης που αναπαριστά. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΧΑΡΤΗΣ KARNAUGH 2 ΜΕΤΑΒΛΗΤΩΝ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΧΑΡΤΗΣ KARNAUGH 3 ΜΕΤΑΒΛΗΤΩΝ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΧΑΡΤΗΣ KARNAUGH 4 ΜΕΤΑΒΛΗΤΩΝ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΑΝΑΠΑΡΑΣΤΑΣΗ ΛΟΓΙΚΗΣ ΣΥΝΑΡΤΗΣΗΣ ΜΕ ΧΑΡΤΗ KARNAUGH Η αναπαράσταση μίας λογικής συνάρτησης με χάρτη Karnaugh γίνεται θέτοντας “1” σε κάθε τετράγωνο του χάρτη Karnaugh που αντιστοιχεί σε ελάχιστο όρο όπου η συνάρτηση έχει τιμή “1” και θέτοντας “0” (ή τίποτα) σε κάθε τετράγωνο του χάρτη Karnaugh που αντιστοιχεί σε ελάχιστο όρο όπου η συνάρτηση έχει τιμή “0”. Σε πολλές περιπτώσεις, μερικοί συνδυασμοί των μεταβλητών εισόδου δεν έχουν νόημα και δεν πρόκειται να συμβούν. Αυτοί οι συνδυασμοί καλούνται συνθήκες αδιαφορίας γιατί δεν ενδιαφέρει η τιμή της συνάρτησης για τους συνδυασμούς αυτούς. Στον πίνακα αληθείας και στο χάρτη Karnaugh μίας τέτοιας συνάρτησης οι τιμές της συνάρτησης στις συνθήκες αδιαφορίας συμβολίζονται με X. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΑΡΑΔΕΙΓΜΑ ΑΝΑΠΑΡΑΣΤΑΣΗΣ ΛΟΓΙΚΗΣ ΣΥΝΑΡΤΗΣΗΣ ΜΕ ΧΑΡΤΗ KARNAUGH Η λογική συνάρτηση Y=A’BC+AB’C’+ABC μπορεί να αναπαρασταθεί με τον ακόλουθο χάρτη Karnaugh: Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΑΠΛΟΠΟΙΗΣH ΛΟΓΙΚΗΣ ΣΥΝΑΡΤΗΣΗΣ ΜΕ ΧΑΡΤΗ KARNAUGH Γράφουμε τη συνάρτηση με μορφή αθροίσματος ελαχίστων όρων. Τοποθετούμε τους όρους της συνάρτησης στον χάρτη Karnaugh σημειώνοντας με “1” το αντίστοιχο τετράγωνο. Δημιουργούμε ομάδες με “1” των 2, 4, 8, 16 μελών από γειτονικά τετράγωνα (οριζόντια ή κάθετα, συνεχόμενα ή αναδιπλούμενα, αλλά όχι διαγώνια). Προσπαθούμε να δημιουργούμε όσο το δυνατόν μεγαλύτερες ομάδες. Κάθε “1” μπορεί να συμμετέχει σε περισσότερες από μία ομάδες. Ξαναγράφουμε τη συνάρτηση με όρους τους ελεύθερους όρους που πιθανόν να υπάρχουν και τις ομάδες (παραλείποντας τις μεταβλητές που μέσα στην ομάδα αλλάζουν τιμή). Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΑΠΛΟΠΟΙΗΣH ΜΕ ΣΥΝΘΗΚΕΣ ΑΔΙΑΦΟΡΙΑΣ Για την απλοποίηση μίας λογικής συνάρτησης με χάρτη Karnaugh η τιμή “X” μπορεί να θεωρηθεί είτε ως “0” είτε ως “1”, ανάλογα με τι συμφέρει, δηλαδή με το ποια από τις δύο τιμές δίνει την απλούστερη έκφραση. Τα “X” επιτρέπεται να τα ομαδοποιηθούν με τους “1” ή να μη ληφθούν καθόλου υπόψη. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΑΡΑΔΕΙΓΜΑ ΑΠΛΟΠΟΙΗΣΗΣ Δίνεται η συνάρτηση Y=A(B’C+BCD’)+ABCD Κάνοντας πράξεις, η συνάρτηση γράφεται: Y=AB’C+ABCD’+ABCD=AB’CD+AB’CD’+ABCD’+ABCD=Σ(10,11,14,15) Ο δεύτερος και ο τρίτος όρος αντιστοιχούν στα τετράγωνα 14 και 15 αντίστοιχα του χάρτη Karnaugh. Ο πρώτος όρος είναι ελλιπής (αφού λείπει η μεταβλητή D) και αντιστοιχεί στα τετράγωνα 10 και 11 του χάρτη Karnaugh. Υ=ΑC Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΑΡΑΔΕΙΓΜΑ ΑΠΛΟΠΟΙΗΣΗΣ ΜΕ ΣΥΝΘΗΚΕΣ ΑΔΙΑΦΟΡΙΑΣ Δίνεται η συνάρτηση Y=A’B’C’D’+ABD+ABCD’ με αδιάφορους όρους A’B’CD’ και BC’D’ Y=AB+A’C’D’ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΣΥΝΔΥΑΣΤΙΚΑ ΚΥΚΛΩΜΑΤΑ ΣΥΝΔΥΑΣΤΙΚΟ ΚΥΚΛΩΜΑ ΣΧΕΔΙΑΣΗ ΣΥΝΔΥΑΣΤΙΚΩΝ ΚΥΚΛΩΜΑΤΩΝ ΠΑΡΑΔΕΙΓΜΑ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΣΥΝΔΥΑΣΤΙΚΟ ΚΥΚΛΩΜΑ Ένα Συνδυαστικό Κύκλωμα (ΣΚ) n εισόδων και m εξόδων περιγράφεται από m λογικές συναρτήσεις n μεταβλητών. Η κάθε μία από τις n μεταβλητές εισόδου μπορεί να πάρει δύο μόνο τιμές, το λογικό “1” και το λογικό “0”. Επομένως, οι δυνατοί συνδυασμοί των μεταβλητών εισόδου είναι 2n. Για κάθε συνδυασμό των μεταβλητών εισόδου, η κάθε μία μεταβλητή εξόδου παίρνει μία μόνο τιμή: το λογικό “1” ή το λογικό “0”. Ο πίνακας αληθείας της λογικής συνάρτησης περιγράφει αυτή τη σχέση εισόδων-εξόδου. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΣΧΕΔΙΑΣΗ ΣΥΝΔΥΑΣΤΙΚΩΝ ΚΥΚΛΩΜΑΤΩΝ Για να σχεδιάσουμε ένα Συνδυαστικό Κύκλωμα ακολουθούμε τα εξής βήματα: Κατασκευάζουμε τον πίνακα αληθείας του Συνδυαστικού Κυκλώματος Γράφουμε τις λογικές συναρτήσεις των εξόδων συναρτήσει των εισόδων Απλοποιούμε τις συναρτήσεις χρησιμοποιώντας χάρτες Karnaugh Σχεδιάζουμε το κύκλωμα τηρώντας την προτεραιότητα των πράξεων . Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΑΡΑΔΕΙΓΜΑ ΣΧΕΔΙΑΣΗΣ ΣΥΝΔΥΑΣΤΙΚΟΥ ΚΥΚΛΩΜΑΤΟΣ ΠΑΡΑΔΕΙΓΜΑ ΣΧΕΔΙΑΣΗΣ ΣΥΝΔΥΑΣΤΙΚΟΥ ΚΥΚΛΩΜΑΤΟΣ Να σχεδιαστεί ένα Συνδυαστικό Κύκλωμα (ΣΚ) που αναγνωρίζει αν ένας 3-bit αριθμός είναι μικρότερος από 3, χρησιμοποιώντας μόνο πύλες NOT και πύλες AND και OR δύο εισόδων. Το ΣΚ έχει τρεις εισόδους A, B και C, που αποτελούν τη δυαδική αναπαράσταση ενός δεκαδικού αριθμού από το 0 έως και το 7 (με 3 bit μπορούμε να μετρήσουμε 23=8 αριθμούς) και μία έξοδο Y. Η έξοδος του ΣΚ είναι “1” όταν το δεκαδικό ισοδύναμο του 3-bit δυαδικού αριθμού των εισόδων του ΣΚ είναι μικρότερο από 3. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

Από την περιγραφή της λειτουργίας του ΣΚ κατασκευάζεται ο παρακάτω πίνακας αληθείας του ΣΚ: Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

Y=A’B’C’+A’B’C+A’BC’ A=0 και (AND) B=0 και (AND) C=0 ή (OR) A=0 και (AND) B=0 και (AND) C=1 A=0 και (AND) B=1 και (AND) C=0     Επομένως, η συνάρτηση εξόδου του ΣΚ ευρίσκεται ως συνάρτηση των εισόδων του: Y=A’B’C’+A’B’C+A’BC’ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

Ο χάρτης Karnaugh της συνάρτησης εξόδου του ΣΚ είναι: Η απλοποιημένη συνάρτηση είναι: Y=A’B’+A’C’ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

Y=A’B’+A’C’=A’(B’+C’)=A’(BC)’=(A+BC)’ Η συνάρτηση γράφεται: Y=A’B’+A’C’=A’(B’+C’)=A’(BC)’=(A+BC)’ Για τη σχεδίαση του κυκλώματος, ξεκινώντας από την έξοδο προς τις εισόδους του κυκλώματος, σχεδιάζονται οι πύλες του κυκλώματος λαμβάνοντας υπόψη τις λογικές πράξεις της συνάρτησης εξόδου του ΣΚ. Το κύκλωμα χωρίζεται σε επίπεδα που περιέχουν τις πύλες, με βάση την προτεραιότητα των πράξεων. Ξεκινώντας από την έξοδο του ΣΚ προς τις εισόδους του ΣΚ, το κύκλωμα χωρίζεται σε τρία επίπεδα πυλών. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

Επίπεδο 1. Μία πύλη NOT που χρησιμοποιείται για την εύρεση της εξόδου Y=(A+BC)’ του ΣΚ, αποτελεί το τελευταίο επίπεδο πυλών. Επίπεδο 2. Μία πύλη OR δύο εισόδων που χρησιμοποιείται για τον υπολογισμό A+BC, αποτελεί το δεύτερο επίπεδο πυλών. Επίπεδο 3. Μία πύλη AND δύο εισόδων, που χρησιμοποιείται για τον υπολογισμό BC, αποτελεί το πρώτο επίπεδο πυλών. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΟΙΚΟΥΜΕΝΙΚΕΣ ΠΥΛΕΣ ΟΙΚΟΥΜΕΝΙΚΕΣ ΠΥΛΕΣ ΔΥΟ ΕΙΣΟΔΩΝ ΟΙΚΟΥΜΕΝΙΚΕΣ ΠΥΛΕΣ ΔΥΟ ΕΙΣΟΔΩΝ ΟΙΚΟΥΜΕΝΙΚΕΣ ΠΥΛΕΣ ΠΟΛΛΑΠΛΩΝ ΕΠΙΠΕΔΩΝ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΟΙΚΟΥΜΕΝΙΚΕΣ ΠΥΛΕΣ ΔΥΟ ΕΙΣΟΔΩΝ Οι πύλες NAND και NOR δυο εισόδων ονομάζονται οικουμενικές πύλες (universal gates) γιατί κάθε συνδυαστικό κύκλωμα μπορεί να υλοποιηθεί μόνο με πύλες NAND δυο εισόδων ή μόνο με πύλες NOR δυο εισόδων. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΟΙΚΟΥΜΕΝΙΚΗ ΠΥΛΗ NAND Κάθε πύλη NOT και AND και OR δυο εισόδων μπορεί να αντικατασταθεί από ένα ισοδύναμο κύκλωμα με αποκλειστική χρησιμοποίηση πυλών NAND δυο εισόδων. Στο παρακάτω σχήμα βλέπουμε τα κυκλώματα που είναι ισοδύναμα με τις βασικές πύλες NOT, AND και OR, χρησιμοποιώντας μόνο πύλες ΝΑND δυο εισόδων. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΟΙΚΟΥΜΕΝΙΚΗ ΠΥΛΗ NOR Κάθε πύλη NOT και AND και OR δυο εισόδων μπορεί να αντικατασταθεί από ένα ισοδύναμο κύκλωμα με αποκλειστική χρησιμοποίηση πυλών NOR δυο εισόδων. Στο παρακάτω σχήμα βλέπουμε τα κυκλώματα που είναι ισοδύναμα με τις βασικές πύλες NOT, AND και OR, χρησιμοποιώντας μόνο πύλες NOR δυο εισόδων. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΣΧΕΔΙΑΣΗ ΣΥΣΔΥΑΣΤΙΚΩΝ ΚΥΚΛΩΜΑΤΩΝ ΜΕ ΠΥΛΕΣ NAND/NOR 2 ΕΙΣΟΔΩΝ Αν θέλουμε να σχεδιάσουμε και να κατασκευάσουμε ένα κύκλωμα με οικουμενικές πύλες NAND ή NOR δυο εισόδων, μπορούμε να το σχεδιάσουμε πρώτα με πύλες NOT, AND και OR και στη συνέχεια να αντικαταστήσουμε την κάθε πύλη με το ισοδύναμο κύκλωμα. Αν στο κύκλωμα υπάρχουν δυο διαδοχικές πύλες NAND ή NOR που αντιστοιχούν σε πύλες ΝΟΤ, τότε οι δυο διαδοχικές πύλες διαγράφονται και το κύκλωμα απλοποιείται. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΑΡΑΔΕΙΓΜΑ ΣΧΕΔΙΑΣΗΣ ΣΥΣΔΥΑΣΤΙΚΟΥ ΚΥΚΛΩΜΑΤΟΣ ΜΕ ΠΥΛΕΣ NAND 2 ΕΙΣΟΔΩΝ Z=A’B+C Σχεδιάζουμε στην αρχή το κύκλωμα με πύλες NOT, AND και OR: Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

Στη συνέχεια αντικαθιστούμε την κάθε πύλη με το ισοδύναμο κύκλωμα με πύλες NAND δυο εισόδων: Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

Στο κύκλωμα αυτό παρατηρούμε ότι υπάρχουν διαδοχικές πύλες NAND δυο εισόδων που αντιστοιχούν σε πύλες ΝΟΤ. Αυτές οι δυο διαδοχικές πύλες διαγράφονται και το κύκλωμα απλοποιείται: Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΑΡΑΔΕΙΓΜΑ ΣΧΕΔΙΑΣΗΣ ΣΥΣΔΥΑΣΤΙΚΟΥ ΚΥΚΛΩΜΑΤΟΣ ΜΕ ΠΥΛΕΣ NOR 2 ΕΙΣΟΔΩΝ Z=A’B+C Αν προχωρήσουμε την επεξεργασία της εξίσωσης χρησιμοποιώντας το θεώρημα De Morgan έχουμε: Z=A’B+C=((A’B)’C’)’=((A+B’)C’)’=(A+B’)+C=(((A+B’)+C)’)’ H συνάρτηση αυτή υλοποιείται αποκλειστικά με πύλες NOR δύο εισόδων: Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΟΙΚΟΥΜΕΝΙΚΕΣ ΠΥΛΕΣ ΠΟΛΛΑΠΛΩΝ ΕΙΣΟΔΩΝ Οι πύλες NAND και NOR πολλαπλών εισόδων ονομάζονται οικουμενικές πύλες (universal gates) γιατί κάθε συνδυαστικό κύκλωμα μπορεί να υλοποιηθεί μόνο με πύλες NAND πολλαπλών εισόδων ή μόνο με πύλες NOR πολλαπλών εισόδων. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΣΧΕΔΙΑΣΗ ΣΥΝΔΥΑΣΤΙΚΩΝ ΚΥΚΛΩΜΑΤΩΝ ΜΕ ΠΥΛΕΣ NAND/NOR ΠΟΛΛΑΠΛΩΝ ΕΙΣΟΔΩΝ - έκφραση των συναρτήσεων εξόδου του συνδυαστικού κυκλώματος ·    ως αθροίσματα γινομένων, όταν απαιτείται υλοποίηση με πύλες NAND ·    ως γινόμενα αθροισμάτων, όταν απαιτείται υλοποίηση με πύλες NOR -    πύλες πρώτου επιπέδου ·    σε κάθε γινόμενο αντιστοιχεί μία πύλη NAND με εισόδους τους παράγοντες του γινομένου, όταν απαιτείται υλοποίηση με πύλες NAND ·  σε κάθε άθροισμα αντιστοιχεί μία πύλη NOR με εισόδους τους όρους του αθροίσματος, όταν απαιτείται υλοποίηση με πύλες NOR - πύλη δεύτερου επιπέδου μία πύλη με εισόδους που τροφοδοτούνται από τις εξόδους των πυλών του πρώτου επιπέδου -   διαγραφή κάθε πύλης του πρώτου επιπέδου που τροφοδοτείται από μία είσοδο και αντικατάσταση της εισόδου με το συμπλήρωμά της, με το οποίο τροφοδοτείται η πύλη του δεύτερου επιπέδου (ισχύει η υπόθεση ότι οι είσοδοι είναι διαθέσιμοι τόσο στην κανονική όσο και στη συμπληρωματική τους μορφή)   Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΔΥΑΔΙΚΗ ΠΡΟΣΘΕΣΗ ΚΑΙ ΑΦΑΙΡΕΣΗ ΗΜΙΑΘΡΟΙΣΤΗΣ ΠΛΗΡΗΣ ΑΘΡΟΙΣΤΗΣ ΗΜΙΑΦΑΙΡΕΤΗΣ ΠΛΗΡΗΣ ΑΦΑΙΡΕΤΗΣ ΠΑΡΑΛΛΗΛΟΣ ΔΥΑΔΙΚΟΣ ΑΘΡΟΙΣΤΗΣ ΠΑΡΑΛΛΗΛΟΣ ΔΥΑΔΙΚΟΣ ΑΘΡΟΙΣΤΗΣ - ΑΦΑΙΡΕΤΗΣ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΗΜΙΑΘΡΟΙΣΤΗΣ Το κύκλωμα που πραγματοποιεί την πρόσθεση δυο ψηφίων χωρίς να λαμβάνει υπόψη τυχόν προηγούμενο κρατούμενο ονομάζεται Ημιαθροιστής. Ο Ημιαθροιστής έχει δυο εισόδους x και y (τα bit που προστίθενται) και δυο εξόδους C (κρατούμενο-carry) και S (άθροισμα-sum). S=x’y+xy’=xy C=xy Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΛΗΡΗΣ ΑΘΡΟΙΣΤΗΣ Το κύκλωμα που πραγματοποιεί την πρόσθεση δυο ψηφίων λαμβάνοντας υπόψη τυχόν προηγούμενο κρατούμενο ονομάζεται Πλήρης Αθροιστής. Ο Πλήρης Αθροιστής έχει τρεις εισόδους x, y (τα bit που προστίθενται) και z (κρατούμενο εισόδου) και δυο εξόδους C (κρατούμενο εξόδου-carry) και S (άθροισμα-sum). S=(xy)z C=xy+(xy)z Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΗΜΙΑΦΑΙΡΕΤΗΣ Το κύκλωμα που πραγματοποιεί την αφαίρεση των ψηφίων χωρίς να υπολογίζει τυχόν προηγούμενο δανεικό ονομάζεται Ημιαφαιρέτης. Ο Ημιαφαιρέτης έχει δυο εισόδους x και y (τα bit που αφαιρούνται) και δυο εξόδους B (δανεικό) και D (διαφορά). D=xy B=x’y Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΛΗΡΗΣ ΑΦΑΙΡΕΤΗΣ Το κύκλωμα που πραγματοποιεί την αφαίρεση δυο ψηφίων λαμβάνοντας υπόψη τυχόν προηγούμενο δανεικό ονομάζεται Πλήρης Αφαιρέτης. Ο Πλήρης Αφαιρέτης έχει τρεις εισόδους x, y (τα bit που προστίθενται) και z (δανεικό εισόδου) και δυο εξόδους B (δανεικό εξόδου) και D (διαφορά). D=(xy)z B=x’y+(xy)’z Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΑΡΑΛΛΗΛΟΣ ΔΥΑΔΙΚΟΣ ΑΘΡΟΙΣΤΗΣ Ο Παράλληλος Δυαδικός Αθροιστής 4-bit (chip 7483) έχει ως εισόδους το κρατούμενο εισόδου C0 (pin 13) και δυο 4-bit δυαδικούς αριθμούς A=A4A3A2A1 (pin 1, 3, 8, 10) και B=B4B3B2B1 (pin 16, 4, 7, 11) και έχει ως έξοδο έναν 5-bit δυαδικό αριθμό Σ=C4Σ4Σ3Σ2Σ1 (pin 14, 15, 2, 6, 9), όπου C4 (pin 14) είναι το κρατούμενο εξόδου. Το κύκλωμα του Παράλληλου Δυαδικού Αθροιστή υλοποιεί την πρόσθεση A+B+C0. Όταν C0=0 τότε το κύκλωμα παράγει το άθροισμα Σ=A+B Όταν C0=1 τότε το κύκλωμα παράγει το άθροισμα Σ=A+B+1 Αν το δεκαδικό ισοδύναμο του αθροίσματος είναι μεγαλύτερο του 15 τότε C4=1, ενώ αν είναι μικρότερο ή ίσο του 15 τότε C4=0. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΤΟ ΟΛΟΚΛΗΡΩΜΕΝΟ 7483 Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΑΡΑΛΛΗΛΟΣ ΔΥΑΔΙΚΟΣ ΑΘΡΟΙΣΤΗΣ - ΑΦΑΙΡΕΤΗΣ Ο Παράλληλος Δυαδικός Αθροιστής/Αφαιρέτης 4-bit έχει ως εισόδους το bit ελέγχου C0 (switch C0) και δύο 4-bit δυαδικούς αριθμούς a=a4a3a2a1 (switches a4, a3, a2, a1) και b=b4b3b2b1 (switches b4, b3, b2, b1) και έχει ως εξόδους το κρατούμενο εξόδου C4 (led C4) και έναν 4-bit δυαδικό αριθμό Σ4Σ3Σ2Σ1 (led Σ4, Σ3, Σ2, Σ1). Οι είσοδοι a4a3a2a1 του Παράλληλου Δυαδικού Αθροιστή/Αφαιρέτη τροφοδοτούν τις εισόδους A4A3A2A1 του Παράλληλου Δυαδικού Αθροιστή. Οι είσοδοι b4b3b2b1του Παράλληλου Δυαδικού Αθροιστή/Αφαιρέτη τροφοδοτούν τις εισόδους B4B3B2B1 του Παράλληλου Δυαδικού Αθροιστή αφού περάσουν από πύλες XOR2, η άλλη είσοδος των οποίων είναι το bit ελέγχου C0, το οποίο τροφοδοτεί και το κρατούμενο εισόδου του Παράλληλου Δυαδικού Αθροιστή. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΛΕΙΤΟΥΡΓΙΑ Όταν C0=0 το κύκλωμα του Παράλληλου Δυαδικού Αθροιστή/Αφαιρέτη λειτουργεί ως αθροιστής και υλοποιεί την πρόσθεση a+b. Το άθροισμα είναι ο 5-bit δυαδικός αριθμός Σ=C4Σ4Σ3Σ2Σ1. Αν το δεκαδικό ισοδύναμο του αθροίσματος είναι μεγαλύτερο του 15 τότε C4=1, ενώ αν είναι μικρότερο ή ίσο του 15 τότε C4=0. Όταν C0=1 το κύκλωμα του Παράλληλου Δυαδικού Αθροιστή/Αφαιρέτη λειτουργεί ως αφαιρέτης. Αν a≥b τότε το κύκλωμα υλοποιεί την αφαίρεση a-b, οπότε C4=1 και ο 4-bit δυαδικός αριθμός Σ4Σ3Σ2Σ1 είναι το δεκαδικό ισοδύναμο της διαφοράς a-b. Αν a<b τότε το κύκλωμα υλοποιεί την αφαίρεση b-a, οπότε C4=0 και ο 4-bit δυαδικός αριθμός Σ4Σ3Σ2Σ1 είναι το συμπλήρωμα ως προς 2 της διαφοράς b-a. Το συμπλήρωμα ως προς 2 (σ-2) ενός δυαδικού αριθμού προκύπτει προσθέτοντας 1 στο συμπλήρωμα ως προς 1 (σ-1) του δυαδικού αριθμού. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΣΥΝΔΕΣΗ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΕΛΕΓΧΟΣ ΛΕΙΤΟΥΡΓΙΑΣ C0=0 ΚΑΙ C4=0 Θέτοντας τις παρακάτω εισόδους στον Παράλληλο Δυαδικό Αθροιστή/Αφαιρέτη: C0=0, a4a3a2a1=0011 και b4b3b2b1=0100 οι είσοδοι του Παράλληλου Αθροιστή είναι: C0=0, A4A3A2A1=0011 και B4B3B2B1=0100 Τότε οι έξοδοι του κυκλώματος είναι: C4=0 και Σ4Σ3Σ2Σ1=0111 Το κύκλωμα υπολογίζει το άθροισμα 0011+0100=00111 Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΕΛΕΓΧΟΣ ΛΕΙΤΟΥΡΓΙΑΣ C0=0 ΚΑΙ C4=1 Θέτοντας τις παρακάτω εισόδους στον Παράλληλο Δυαδικό Αθροιστή/Αφαιρέτη: C0=0, a4a3a2a1=1100 και b4b3b2b1=1001 οι είσοδοι του Παράλληλου Αθροιστή είναι: C0=0, A4A3A2A1=1100 και B4B3B2B1=1001 Τότε οι έξοδοι του κυκλώματος είναι: C4=1 και Σ4Σ3Σ2Σ1=0101 Το κύκλωμα υπολογίζει το άθροισμα 1100+1001=10101 Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΕΛΕΓΧΟΣ ΛΕΙΤΟΥΡΓΙΑΣ C0=1 ΚΑΙ C4=1 Θέτοντας τις παρακάτω εισόδους στον Παράλληλο Δυαδικό Αθροιστή/Αφαιρέτη: C0=1, a4a3a2a1=1100 και b4b3b2b1=1001 οι είσοδοι του Παράλληλου Αθροιστή είναι: C0=1, A4A3A2A1=1100 και B4B3B2B1=0110 Τότε οι έξοδοι του κυκλώματος είναι: C4=1 και Σ4Σ3Σ2Σ1=0011 Το κύκλωμα υπολογίζει τη διαφορά 1100-1001=0011 Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΕΛΕΓΧΟΣ ΛΕΙΤΟΥΡΓΙΑΣ C0=1 ΚΑΙ C4=0 Θέτοντας τις παρακάτω εισόδους στον Παράλληλο Δυαδικό Αθροιστή/Αφαιρέτη: C0=1, a4a3a2a1=1001 και b4b3b2b1=1100 οι είσοδοι του Παράλληλου Αθροιστή είναι: C0=1, A4A3A2A1=1001 και B4B3B2B1=0011 Τότε οι έξοδοι του κυκλώματος είναι: C4=0 και Σ4Σ3Σ2Σ1=1101 Το κύκλωμα υπολογίζει το συμπλήρωμα ως προς 2 της διαφοράς 1100-1001=0011 σ-1 του 0011 = 1100 σ-2 του 0011 = σ-1 του 0011 + 1 = 1100 + 1=1101 Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΚΩΔΙΚΟΠΟΙΗΤΕΣ ΚΑΙ ΑΠΟΚΩΔΙΚΟΠΟΙΗΤΕΣ ΚΩΔΙΚΟΠΟΙΗΤΗΣ ΚΩΔΙΚΟΠΟΙΗΤΗΣ ΠΡΟΤΕΡΑΙΟΤΗΤΑΣ ΑΠΟΚΩΔΙΚΟΠΟΙΗΤΗΣ ΥΛΟΠΟΙΗΣΗ ΣΥΝΔΥΑΣΤΙΚΩΝ ΚΥΚΛΩΜΑΤΩΝ ΜΕ ΑΠΟΚΩΔΙΚΟΠΟΙΗΤΗ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΚΩΔΙΚΟΠΟΙΗΤΗΣ Ο Κωδικοποιητής (Encoder) 2nxn είναι ένα συνδυαστικό κύκλωμα που έχει είσοδο από 2n γραμμές και δίνει έξοδο από n γραμμές.. Ο Κωδικοποιητής παράγει στην έξοδό του το δυαδικό κώδικα που αντιστοιχεί στις εισόδους του. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΚΩΔΙΚΟΠΟΙΗΤΗΣ 4X2 Ο Κωδικοποιητής 4x2 έχει τέσσερις εισόδους D0, D1, D2 και D3 και δυο εξόδους x και y. x=D2+D3 y=D1+D3 Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΚΩΔΙΚΟΠΟΙΗΤΗΣ ΠΡΟΤΕΡΑΙΟΤΗΤΑΣ Ο Κωδικοποιητής προτεραιότητας είναι ένας Κωδικοποιητής όπου αν δύο ή περισσότερες είσοδοί του είναι ταυτόχρονα “1”, τότε η είσοδος με την μεγαλύτερη προτεραιότητα καθορίζει την έξοδο του Κωδικοποιητή. Ο Κωδικοποιητής προτεραιότητας έχει μία έξοδο που ελέγχει την εγκυρότητα της εξόδου και ονομάζεται ενδείκτης έγκυρης εξόδου. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΚΩΔΙΚΟΠΟΙΗΤΗΣ ΠΡΟΤΕΡΑΙΟΤΗΤΑΣ 4x2 Ο Κωδικοποιητής προτεραιότητας 4x2 με προτεραιότητα από το D3 (μέγιστη προτεραιότητα) προς το D0 (ελάχιστη προτεραιότητα) έχει τέσσερις εισόδους D0, D1, D2 και D3 και τρεις εξόδους x, y και z (ενδείκτης έγκυρης εξόδου). x=D2+D3 y=D1D2’+D3 z=D0+D1+D2+D3 Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΑΠΟΚΩΔΙΚΟΠΟΙΗΤΗΣ Ο Αποκωδικοποιητής (Decoder) nx2n είναι ένα συνδυαστικό κύκλωμα που μετατρέπει τη δυαδική πληροφορία n γραμμών εισόδου σε 2n γραμμές εξόδου που αποτελούν τους ελάχιστους όρους των μεταβλητών εισόδου. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΑΠΟΚΩΔΙΚΟΠΟΙΗΤΗΣ 2x4 Ο Αποκωδικοποιητής 2x4 έχει δυο εισόδους A και B και τέσσερις εξόδους D0, D1, D2 και D3. D0=A’B’ D1=A’B D2=AB’ D3=AB Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΑΠΟΚΩΔΙΚΟΠΟΙΗΤΗΣ ΑΠΟΠΛΕΚΤΗΣ Ο Αποπλέκτης (Demultiplexer) 1x2n είναι ένα συνδυαστικό κύκλωμα που δέχεται πληροφορίες από μία γραμμή εισόδου και τις μεταβιβάζει σε μία από τις 2n γραμμές εξόδου, ανάλογα με τις τιμές των n γραμμών επιλογής. Ένας Αποκωδικοποιητής με είσοδο επίτρεψης μπορεί να χρησιμοποιηθεί και ως Αποπλέκτης, οπότε ονομάζεται Αποκωδικοποιητής/Αποπλέκτης. Ο Αποκωδικοποιητής/Αποπλέκτης παράγει στις εξόδους του τα συμπληρώματα των ελάχιστων όρων των μεταβλητών εισόδου, δηλαδή τους μέγιστους όρους των μεταβλητών εισόδου. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΑΠΟΚΩΔΙΚΟΠΟΙΗΤΗΣ ΑΠΟΠΛΕΚΤΗΣ 2x4 Ο Αποκωδικοποιητής/Αποπλέκτης 2x4 έχει δυο εισόδους A και B και τέσσερις εξόδους D0, D1, D2 και D3. D0=A+B D1=A+B’ D2=A’+B D3=A’+B’ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΥΛΟΠΟΙΗΣΗ ΣΥΝΔΥΑΣΤΙΚΩΝ ΚΥΚΛΩΜΑΤΩΝ ΜΕ ΑΠΟΚΩΔΙΚΟΠΟΙΗΤΗ Κάθε λογική συνάρτηση n μεταβλητών μπορεί να υλοποιηθεί με έναν Αποκωδικοποιητή nx2n και μία πύλη OR. Η διαδικασία που ακολουθείται είναι η εξής: - γράφεται η λογική συνάρτηση σε μορφή αθροίσματος ελαχίστων όρων - σχεδιάζουμε το κύκλωμα με έναν Αποκωδικοποιητή nx2n και μία πύλη OR με εισόδους τους ελάχιστους όρους που αντιστοιχούν σε “1”. Κάθε συνδυαστικό κύκλωμα n εισόδων και m εξόδων μπορεί να υλοποιηθεί με έναν Αποκωδικοποιητή nx2n και m πύλες OR. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΥΛΟΠΟΙΗΣΗ ΣΥΝΔΥΑΣΤΙΚΩΝ ΚΥΚΛΩΜΑΤΩΝ ΜΕ ΑΠΟΚΩΔΙΚΟΠΟΙΗΤΗ/ΑΠΟΠΛΕΚΤΗ Κάθε λογική συνάρτηση n μεταβλητών μπορεί να υλοποιηθεί με έναν Αποκωδικοποιητή/Αποπλέκτη nx2n και μία πύλη NAND. Κάθε συνδυαστικό κύκλωμα n εισόδων και m εξόδων μπορεί να υλοποιηθεί με έναν Αποκωδικοποιητή/Αποπλέκτη nx2n και m πύλες NAND. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΟΛΥΠΛΕΚΤΕΣ ΠΟΛΥΠΛΕΚΤΗΣ ΥΛΟΠΟΙΗΣΗ ΛΟΓΙΚΩΝ ΣΥΝΑΡΤΗΣΕΩΝ ΜΕ ΠΟΛΥΠΛΕΚΤΗ ΥΠΟΛΟΙΗΣΗ ΠΥΛΩΝ ΠΟΛΛΑΠΛΩΝ ΕΙΣΟΔΩΝ ΥΛΟΠΟΙΗΣΗ ΣΥΝΔΥΑΣΤΙΚΩΝ ΚΥΚΛΩΜΑΤΩΝ ΜΕ ΠΟΛΥΠΛΕΚΤΕΣ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΟΛΥΠΛΕΚΤΗΣ Ο Πολυπλέκτης (Multiplexer) 2nx1 είναι ένα συνδυαστικό κύκλωμα που επιλέγει δυαδικές πληροφορίες ανάμεσα σε 2n γραμμές εισόδου ανάλογα με τις τιμές των n γραμμών επιλογής και τις κατευθύνει σε 1 γραμμή εξόδου. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΥΛΟΠΟΙΗΣΗ ΛΟΓΙΚΩΝ ΣΥΝΑΡΤΗΣΕΩΝ ΜΕ ΠΟΛΥΠΛΕΚΤΗ Κάθε λογική συνάρτηση n μεταβλητών μπορεί να υλοποιηθεί με έναν Πολυπλέκτη 2nx1. Οι n μεταβλητές εισόδου της συνάρτησης αποτελούν τις γραμμές επιλογής του Πολυπλέκτη. Oι είσοδοι του Πολυπλέκτη επιλέγονται κατάλληλα από τον πίνακα αληθείας της συνάρτησης. Η συνάρτηση αποτελεί την έξοδο του Πολυπλέκτη. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΛΟΓΙΚΗ ΣΥΝΑΡΤΗΣΗ ΜΕ ΠΟΛΥΠΛΕΚΤΗ Η συνάρτηση τριών μεταβλητών F(A,B,C)=Σ(1,3,5,6) μπορεί να υλοποιηθεί με έναν Πολυπλέκτη 8x1 που έχει οκτώ εισόδους I0, I1, I2, I3, I4, I5, I6, I7, τρεις επιλογές S2, S1, S0 και μία έξοδο Y. Οι μεταβλητές εισόδου της συνάρτησης αποτελούν τις γραμμές επιλογής του Πολυπλέκτη: S2=A, S1=B, S0=C Oι είσοδοι του Πολυπλέκτη επιλέγονται κατάλληλα από τον πίνακα αληθείας της συνάρτησης: I0=0, I1=1, I2=0, I3=1, I4=0, I5=1 I6=1, I7=0 Η συνάρτηση αποτελεί την έξοδο του Πολυπλέκτη: Y=F Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΥΛΟΠΟΙΗΣΗ ΠΥΛΩΝ ΠΟΛΛΑΠΛΩΝ ΕΙΣΟΔΩΝ ΜΕ ΠΟΛΥΠΛΕΚΤΗ Η τεχνική υλοποίησης λογικής συνάρτησης με Πολυπλέκτη εφαρμόζεται και για την υλοποίηση πυλών πολλαπλών εισόδων με έναν Πολυπλέκτη. Κάθε πύλη n εισόδων μπορεί να υλοποιηθεί με έναν Πολυπλέκτη 2nx1. Οι n είσοδοι της πύλης αποτελούν τις επιλογές του Πολυπλέκτη. Oι είσοδοι του Πολυπλέκτη επιλέγονται κατάλληλα από τον πίνακα αληθείας της πύλης. Η έξοδος του Πολυπλέκτη αποτελεί την έξοδο της πύλης. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΥΛΟΠΟΙΗΣΗ ΣΥΝΔΥΑΣΤΙΚΩΝ ΚΥΚΛΩΜΑΤΩΝ ΜΕ ΠΟΛΥΠΛΕΚΤΕΣ Κάθε λογική συνάρτηση n μεταβλητών μπορεί να υλοποιηθεί χρησιμοποιώντας έναν Πολυπλέκτη 2n-1x1. Οι n-1 μεταβλητές εισόδου της συνάρτησης αποτελούν τις γραμμές επιλογής του Πολυπλέκτη. Κάθε είσοδος του Πολυπλέκτη είναι η n-οστή μεταβλητή ή το συμπλήρωμά της ή το “0” ή το “1”, όπως προκύπτει από τον πίνακα υλοποίησης του Πολυπλέκτη. Η συνάρτηση αποτελεί την έξοδο του Πολυπλέκτη. Κάθε συνδυαστικό κύκλωμα n εισόδων και m εξόδων μπορεί να υλοποιηθεί με m Πολυπλέκτες 2n-1x1. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΣΥΝΔΥΑΣΤΙΚΟ ΚΥΚΛΩΜΑ ΜΕ ΠΟΛΥΠΛΕΚΤΕΣ Η συνάρτηση τριών μεταβλητών F(A,B,C)=Σ(1,3,5,6) μπορεί να υλοποιηθεί με έναν Πολυπλέκτη 4x1 που έχει τέσσερις εισόδους I0, I1, I2, I3, δυο επιλογές S1, S0 και μία έξοδο Y. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

τότε, ο πίνακας υλοποίησης του Πολυπλέκτη είναι: Αν τις μεταβλητές B και C χρησιμοποιηθούν ως επιλογές του Πολυπλέκτη: S1=B, S0=C τότε, ο πίνακας υλοποίησης του Πολυπλέκτη είναι: Oι είσοδοι του Πολυπλέκτη επιλέγονται κατάλληλα από τον πίνακα υλοποίησης του Πολυπλέκτη: I0=0, I1=1, I2=A, I3=A’ Η συνάρτηση αποτελεί την έξοδο του Πολυπλέκτη: Y=F Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

τότε, ο πίνακας υλοποίησης του Πολυπλέκτη είναι: Αν τις μεταβλητές A και B χρησιμοποιηθούν ως επιλογές του Πολυπλέκτη: S1=A, S0=B τότε, ο πίνακας υλοποίησης του Πολυπλέκτη είναι: Oι είσοδοι του Πολυπλέκτη επιλέγονται κατάλληλα από τον πίνακα υλοποίησης του Πολυπλέκτη: I0=C, I1=C, I2=C, I3=C’ Η συνάρτηση αποτελεί την έξοδο του Πολυπλέκτη: Y=F Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

FLIP-FLOP ΤΟ FLIP-FLOP ΩΣ ΣΤΟΙΧΕΙΟ ΜΝΗΜΗΣ ΛΕΙΤΟΥΡΓΙΑ ΤΟΥ FLIP-FLOP JK FLIP-FLOP T FLIP-FLOP D FLIP-FLOP Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΤΟ FLIP-FLOP ΩΣ ΣΤΟΙΧΕΙΟ ΜΝΗΜΗΣ Βασικά στοιχεία των ψηφιακών κυκλωμάτωv είvαι oι πύλες. Το χαρακτηριστικό τωv πυλώv είvαι ότι η έξoδός τoυς σε κάπoια χρovική στιγμή εξαρτάται απoκλειστικά από τηv είσoδό τoυς τηv συγκεκριμέvη χρovική στιγμή και όχι από πρoηγoύμεvες καταστάσεις τoυς. Δηλαδή oι πύλες δεv έχoυv μvήμη. Αντίθετα, τα flip-flop είvαι τα βασικά στoιχεία μvήμης τα oπoία μπoρoύv vα απoθηκεύσoυv μία δυαδική πληρoφoρία. Η πληρoφoρία αυτή πoυ είvαι τo “1” ή τo “0” παραμέvει σταθερή μέχρις ότoυ τo flip-flop vα ξαvαδιεγερθεί. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΛΕΙΤΟΥΡΓΙΑ ΤΟΥ FLIP-FLOP Το flip-flop έχει μία ή δύο σύγχρονες εισόδoυς και δύo εξόδoυς, τηv κατάσταση του flip-flop πoυ συμβoλίζεται με Q και τo συμπλήρωμά της πoυ συμβoλίζεται με Q’. Το flip-flop έχει μία είσoδoς ρολογιού (clock), η άφιξη των παλμών του οποίου είναι υπεύθυνη για την πιθανή αλλαγή της κατάστασης του flip-flop, ανάλογα με τα δεδομένα των σύγχρονων εισόδων του. Η διαδικασία αυτή ονομάζεται σκανδαλισμός (triggering). Το flip-flop έχει δύο ασύγχρονες εισόδους CLEAR και PRESET που υπερισχύουν των σύγχρονων εισόδων και μπoρούν vα oδηγήσουν τηv έξoδo, αvεξάρτητα τoυ παλμoύ ρoλoγιoύ. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΙΝΑΚΑΣ ΛΕΙΤΟΥΡΓΙΑΣ ΤΟΥ FLIP-FLOP Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΔΙΕΓΕΡΣΗ ΤΟΥ FLIP-FLOP Τα flip-flop διεγείρονται με τους παλμούς του ρολογιού (clock) τους. Οι παλμοί του ρολογιού μπορεί να είναι θετικοί ή αρνητικοί. Μία πηγή θετικών παλμών ρολογιού παραμένει στο “0” κατά το διάστημα μεταξύ παλμών και πάει στο “1” κατά τη διάρκεια του παλμού. Μία πηγή αρνητικών παλμών ρολογιού παραμένει στο “1” κατά το διάστημα μεταξύ παλμών και πάει στο “0” κατά τη διάρκεια του παλμού. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΜΕΤΑΒΑΣΕΙΣ ΤΩΝ ΠΑΛΜΩΝ ΤΟΥ ΡΟΛΟΓΙΟΥ Οι είσοδοι του flip-flop προετοιμάζουν την αλλαγή κατάστασης του, η οποία πραγματοποιείται με το θετικό ή αρνητικό μέτωπο του παλμού του ρολογιού. - η μετάβαση από το “0” στο “1” ονομάζεται θετική μετάβαση (Positive Going Transition - PGT) ή μετάβαση ανόδου ή θετική ακμή (positive edge) ή θετικό μέτωπο - η μετάβαση από το “1” στο “0” ονομάζεται αρνητική μετάβαση (Negative Going Transition - NGT) ή μετάβαση καθόδου ή αρνητική ακμή (negative edge) ή αρνητικό μέτωπο 1 θετικός παλμός αρνητικός παλμός Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

Χαρακτηριστική εξίσωση JK FLIP-FLOP Χαρακτηριστική εξίσωση Q(t+1)=JQ'(t)+K'Q(t) Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

T FLIP-FLOP Χαρακτηριστική εξίσωση Q(t+1)=TQ'(t)+T'Q(t)=TQ Το T flip-flop μπορεί να υλοποιηθεί χρησιμοποιώντας ένα J-K flip-flop βραχυκυκλώνοντας τις εισόδους J και K, δηλαδή θέτοντας J=T και K=T Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

Χαρακτηριστική εξίσωση D FLIP-FLOP Χαρακτηριστική εξίσωση Q(t+1)=D Το D flip-flop μπορεί να υλοποιηθεί χρησιμοποιώντας ένα J-K flip-flop και μία πύλη NOT, θέτοντας J=D και K=D’ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΚΑΤΑΧΩΡΗΤΕΣ Ο ΚΑΤΑΧΩΡΗΤΗΣ ΩΣ ΣΤΟΙΧΕΙΟ ΜΝΗΜΗΣ ΕΙΔΗ ΚΑΤΑΧΩΡΗΤΩΝ ΣΤΑΤΙΚΟΣ ΚΑΤΑΧΩΡΗΤΗΣ ΚΑΤΑΧΩΡΗΤΗΣ ΟΛΙΣΘΗΣΗΣ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

Ο ΚΑΤΑΧΩΡΗΤΗΣ ΩΣ ΣΤΟΙΧΕΙΟ ΜΝΗΜΗΣ Ένας καταχωρητής (register) είναι ένα κύκλωμα που χρησιμοποιείται για την αποθήκευση πληροφοριών. Ένα flip-flop μπορεί να αποθηκεύσει ένα (1) bit πληροφορίας. Επομένως, αν χρησιμοποιηθούν n flip-flops μπορούν να αποθηκευτούν n-bit λέξεις. Ένας καταχωρητής των n bit μπορεί να αποθηκεύσει n bit πληροφορία και κατασκευάζεται από μία ομάδα από n flip-flops και πύλες για τον έλεγχο της μεταφοράς πληροφορίας από και προς τον καταχωρητή. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΕΙΔΗ ΚΑΤΑΧΩΡΗΤΩΝ Yπάρχουν δύο βασικά είδη καταχωρητών: - ο στατικός καταχωρητής, ο οποίος αποτελείται από ανεξάρτητα flip-flops στα οποία μπορεί να αποθηκευτεί μία πληροφορία και να λαμβάνεται όποτε χρειαστεί - ο καταχωρητής ολίσθησης (shift register), το περιεχόμενο του οποίου ολισθαίνει (μετακινείται) κατά μία θέση σε κάθε εφαρμογή του παλμού ρολογιού Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΣΤΑΤΙΚΟΣ ΚΑΤΑΧΩΡΗΤΗΣ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΦΟΡΤΩΣΗ Η είσοδος ελέχγου «φόρτωση» επιτρέπει ή απαγορεύει στους παλμούς του ρολογιού να περάσουν στα flip-flops του καταχωρητή. Αν η είσοδος φόρτωσης είναι “0”, τότε η έξοδος της πύλης AND είναι “0” και ανεξάρτητα από το αν υπάρχουν παλμοί στην είσοδο ρολογιού, τα flip-flops δεν θα δέχονται παλμούς, με αποτέλεσμα τα δεδομένα του καταχωρητή να μην αλλάζουν. Αν η είσοδος φόρτωσης είναι “1”, τότε τα flip-flops θα ταυτόχρονα παλμούς ρολογιού ταυτόχρονα (η είσοδος ρολογιού είναι κοινή για τα flip-flops), με αποτέλεσμα τα δεδομένα που βρίσκονται στις εισόδους D0, D1, D2 και D3 (το DO είναι το LSB και το D3 είναι το MSB) να μεταφέρονται στα 4 flip-flops του καταχωρητή ταυτόχρονα. Οι τέσσερις έξοδοι Q1, Q2, Q3 και Q4 των flip-flops αποτελούν τις εξόδους του καταχωρητή. Η μεταφορά της πληροφορίας από τις εισόδους στις εξόδους του καταχωρητή ονομάζεται φόρτωση (loading). Με αυτόν τον τρόπο φορτώνονται νέα δεδομένα στον καταχωρητή. Για παράδειγμα, αν οι είσοδοι των flip-flops είναι D3=1, D2=0, D1=1 και D0=1, τότε οι έξοδοι των flip-flops γίνονται Q3=1, Q2=0, Q1=1 και Q0=1, με αποτέλεσμα στον καταχωρητή να αποθηκευθεί η πληροφορία 1011. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΚΑΤΑΧΩΡΗΤΗΣ ΟΛΙΣΘΗΣΗΣ Ο καταχωρητής ολίσθησης (shift register) είναι ένας καταχωρητής, όπου η έξοδος του κάθε flip-flop τροφοδοτεί την είσοδο του γειτονικού του. Έτσι, τα δεδομένα του καταχωρητή ολισθαίνουν από κάθε flip-flop στο γειτονικό του με κάθε παλμό ρολογιού. Ανάλογα με την κατεύθυνση ολίσθησης, ο καταχωρητής ονομάζεται καταχωρητής δεξιάς ολίσθησης αν ολισθαίνει τα δεδομένα προς τα δεξιά ή καταχωρητής αριστερής ολίσθησης αν ολισθαίνει τα δεδομένα προς τα αριστερά. Αν η έξοδος του τελευταίου flip-flop είναι συνδεδεμένη στην είσοδο του πρώτου, τότε ο καταχωρητής ονομάζεται καταχωρητής κυκλικής ολίσθησης. Σε έναν καταχωρητή ολίσθησης είναι δυνατό να ολισθήσουμε το περιεχόμενο είτε προς τα δεξιά είτε προς τα αριστερά, οπότε ο καταχωρητής ονομάζεται αμφίδρομος καταχωρητής ολίσθησης. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΚΑΤΗΓΟΡΙΕΣ ΚΑΤΑΧΩΡΗΤΩΝ ΟΛΙΣΘΗΣΗΣ Ανάλογα με τον τρόπο τοποθέτησης των δεδομένων εισόδου και τον τρόπο εξόδου των περιεχομένων ενός καταχωρητή ολίσθησης μπορούμε να τους κατατάξουμε σε τέσσερις κατηγορίες: - Σειριακής εισόδου- σειριακής εξόδου (serial-in, serial-out: SISO) - Σειριακής εισόδου-παράλληλης εξόδου (serial-in, parallel-out: SIPO) - Παράλληλης εισόδου- εξόδου (parallel-in, serial-out: PISO) - Παράλληλης εισόδου- παράλληλης εξόδου (parallel-in, parallel-out: PIPO) Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΣΥΓΧΡΟΝΑ ΑΚΟΛΟΥΘΙΑΚΑ ΚΥΚΛΩΜΑΤΑ ΑΚΟΛΟΥΘΙΑΚΟ ΚΥΚΛΩΜΑ ΣΥΓΧΡΟΝΟ ΑΚΟΛΟΥΘΙΑΚΟ ΚΥΚΛΩΜΑ ΣΧΕΔΙΑΣΗ ΣΥΓΧΡΟΝΟΥ ΑΚΟΛΟΥΘΙΑΚΟΥ ΚΥΚΛΩΜΑΤΟΣ ΠΑΡΑΔΕΙΓΜΑ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΑΚΟΛΟΥΘΙΑΚΟ ΚΥΚΛΩΜΑ Ένα Ακολουθιακό Κύκλωμα αποτελείται από: - ένα Συνδυαστικό Κύκλωμα - στοιχεία μνήμης Τα στοιχεία μνήμης μπορούν να αποθηκεύσουν δυαδικές πληροφορίες που αποτελούν την παρούσα κατάσταση του στοιχείου μνήμης (state) κάθε χρονική στιγμή. Οι έξοδοι και η επόμενη κατάσταση των στοιχείων μνήμης ενός Ακολουθιακού Κυκλώματος είναι συναρτήσεις των εισόδων και της παρούσας κατάστασης των στοιχείων μνήμης του Ακολουθιακού Κυκλώματος. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΣΥΓΧΡΟΝΟ ΑΚΟΛΟΥΘΙΑΚΟ ΚΥΚΛΩΜΑ Τα Ακολουθιακά Κυκλώματα ανήκουν σε μία από τις δύο ακόλουθες βασικές κατηγορίες: - Σύγχρονα Ακολουθιακά Κυκλώματα - Ασύγχρονα Ακολουθιακα Κυκλώματα   Τα στοιχεία μνήμης ενός Σύγχρονου Ακολουθιακού Κυκλώματος είναι flip-flop τα οποία μπορούν να διατηρηθούν σε μία κατάσταση έως ότου κάποιο σήμα εισόδου τα κάνει να αλλάξουν κατάσταση. Σε ένα Σύγχρονο Ακολουθιακό Κύκλωμα μία γεννήτρια κύριου ρολογιού (master clock generator) τροφοδοτεί το κύκλωμα με παλμούς ρολογιού που διανέμονται παντού στο κύκλωμα ώστε να επιτευχθεί ο συγχρονισμός (synchronization). Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΣΧΕΔΙΑΣΗ ΣΥΓΧΡΟΝΟΥ ΑΚΟΛΟΥΘΙΑΚΟΥ ΚΥΚΛΩΜΑΤΟΣ ΣΧΕΔΙΑΣΗ ΣΥΓΧΡΟΝΟΥ ΑΚΟΛΟΥΘΙΑΚΟΥ ΚΥΚΛΩΜΑΤΟΣ Περιγραφή της επιθυμητής λειτουργίας του ΣΑΚ Κατασκευή του Διαγράμματος Καταστάσεων του ΣΑΚ Κατασκευή του Πίνακα Καταστάσεων του ΣΑΚ Ελαχιστοποίηση των καταστάσεων του ΣΑΚ Καθορισμός του πλήθους των flip-flop που απαιτούνται για τη σχεδίαση του ΣΑΚ (για n καταστάσεις απαιτούνται log2n flip-flop ή ισοδύναμα όταν το πλήθος των καταστάσεων [2n-1+1,2n] τότε απαιτούνται n flip-flop) Επιλογή του τύπου των flip-flop που θα χρησιμοποιηθούν στη σχεδίαση του ΣΑΚ (JK flip-flo, T flip-flo, D flip-flo) Κατασκευή του Πίνακα Διέγερσης του ΣΑΚ Υπολογισμός και απλοποίηση των συναρτήσεων εισόδων των flip-flop και των συναρτήσεων εξόδου του ΣΑΚ Σχεδίαση του ΣΑΚ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

1. Περιγραφή της επιθυμητής λειτουργίας του ΣΑΚ Θα σχεδιαστεί ένα Σύγχρονο Ακολουθιακό Κύκλωμα (ΣΑΚ) που έχει: - μία (1) είσοδο x - τέσσερις (4) καταστάσεις a, b, c και d   Η επιθυμητή λειτουργία του ΣΑΚ είναι η ακόλουθη: Η είσοδος x=0 προκαλεί την παραμονή στην ίδια κατάσταση a ή b ή c ή d Η είσοδος x=1 προκαλεί την μετάβαση από την παρούσα κατάσταση a στην επόμενη κατάσταση b ή από την κατάσταση b στην κατάσταση c ή από την κατάσταση c στην κατάσταση d ή από την κατάσταση d στην κατάσταση a Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

2. Κατασκευή του Διαγράμματος Καταστάσεων του ΣΑΚ Από την περιγραφή της λειτουργίας του ΣΑΚ προκύπτει το ακόλουθο Διαγράμμα Καταστάσεων του ΣΑΚ, όπου καταγράφονται οι μεταβάσεις από μία κατάσταση (παρούσα κατάσταση) σε μίαν άλλη κατάσταση (επόμενη κατάσταση), η είσοδος που προκαλεί την μετάβαση αυτή και η έξοδος κατά την διάρκεια της παρούσας κατάστασης.   a d c b 1 0/1 Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

3. Κατασκευή του Πίνακα Καταστάσεων του ΣΑΚ Από το Διάγραμμα Καταστάσεων προκύπτει ο ακόλουθος Πίνακας Καταστάσεων του ΣΑΚ, όπου καταγράφονται οι χρονικές ακολουθίες των εισόδων, των εξόδων και των καταστάσεων του κυκλώματος.    Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

4. Ελαχιστοποίηση των καταστάσεων του ΣΑΚ Από τον Πίνακα Καταστάσεων προκύπτει ότι δεν υπάρχουν ισοδύναμες καταστάσεις. Επομένως, δε γίνεται παραπέρα ελαχιστοποίηση καταστάσεων.   Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

5. Καθορισμός του πλήθους των flip-flop που απαιτούνται για τη σχεδίαση του ΣΑΚ Το Σύγχρονο Ακολουθιακό Κύκλωμα έχει τέσσερις (4) καταστάσεις (n=4). Υπενθυμίζεται ότι για n καταστάσεις απαιτούνται log2n flip-flop ή ισοδύναμα όταν το πλήθος των καταστάσεων [2n-1+1,2n] τότε απαιτούνται n flip-flop. Επομένως, απαιτούνται δυο (2) flip-flop (log2n= log24=2).   Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

6. Επιλογή του τύπου των flip-flop που θα χρησιμοποιηθούν στη σχεδίαση του ΣΑΚ Γίνεται η επιλογή να χρησιμοποιηθούν T flip-flop στη σχεδίαση του Σύγχρονου Ακολουθιακού Κυκλώματος.   Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

7. Κατασκευή του Πίνακα Διέγερσης του ΣΑΚ Πίνακας Καταστάσεων Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

Αναλυτικός Πίνακας Καταστάσεων Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

 το όνομα της εισόδου του flip-flop  το όνομα του flip-flop Απαιτούνται δυο (2) T flip-flop για την σχεδίαση του ΣΑ που ονομάζονται T flip-flop A το πρώτο και T flip-flop B το δεύτερο.   Υπενθυμίζεται ότι για να συμβολίσουμε τις μεταβλητές εισόδων των flip-flop χρησιμοποιούμε δύο γράμματα:  το όνομα της εισόδου του flip-flop  το όνομα του flip-flop Επομένως, στο ΣΑΚ που πρόκειται να σχεδιαστεί: - η συνάρτηση εισόδου του T flip-flop A συμβολίζεται με TA και - η συνάρτηση εισόδου του T flip-flop B συμβολίζεται με TB Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

Χρησιμοποιώντας τον Πίνακα Καταστάσεων του ΣΑΚ και τον Πίνακα Διέγερσης του T flip-flop, καταρτίζεται ο Πίνακας Διέγερσης του ΣΑΚ, ο οποίος δείχνει τον τρόπο μετάβασης από την παρούσα κατάσταση στην επόμενη κατάσταση.   Πίνακας Διέγερσης Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

8. Υπολογισμός και απλοποίηση των συναρτήσεων εισόδων των flip-flop και της συνάρτησης εξόδου του ΣΑΚ Από τον Πίνακα Διέγερσης του ΣΑΚ προκύπτει ότι συναρτήσεις εισόδων TA και TB των flip-flops είναι συναρτήσεις των παρουσών καταστάσεων A(t) και B(t) των flip-flop και της εισόδου x(t) του κυκλώματος κατά τη διάρκεια της παρούσας κατάστασης.   Οι απλοποιημένες συναρτήσεις εισόδων των flip-flops είναι:   TA=B(t)x(t) για το T flip-flop A   TB=x(t) για το T flip-flop B   όπου A(t) και B(t) είναι οι παρούσες καταστάσεις των flip-flop και x(t) είναι η είσοδος του κυκλώματος κατά την παρούσα κατάσταση. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

9. Σχεδίαση του ΣΑΚ Η σχεδίαση του Σύγχρονου Ακολουθιακού Κυκλώματος βασίζεται στις απλοποιημένες συναρτήσεις εισόδων των flip-flop.   Το Σύγχρονο Ακολουθιακό Κύκλωμα έχει: - μία (1) είσοδο x - δυο (2) T flip-flop A και B - ένα Συνδυαστικό Κύκλωμα Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

Οι είσοδοι του Συνδυαστικού Κυκλώματος του ΣΑΚ είναι Στο Συνδυαστικό Κύκλωμα του ΣΑΚ υπάρχουν οι απαραίτητες πύλες για την υλοποίηση των συναρτήσεων εισόδων των flip-flop (στην πραγματικότητα υπάρχει μόνο μία πύλη AND δύο εισόδων).   Οι είσοδοι του Συνδυαστικού Κυκλώματος του ΣΑΚ είναι η είσοδος x του ΣΑΚ και η έξοδος B του T flip-flop B (η κατάσταση B του T flip-flop B). Οι έξοδοι του Συνδυαστικού Κυκλώματος του ΣΑΚ τροφοδοτούν τις εισόδους των flip-flop. Τα δυο flip-flop έχουν κοινό ρολόϊ ώστε να επιτευχθεί ο συγχρονισμός (synchronization) του Σύγχρονου Ακολουθιακού Κυκλώματος. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

T Q Q’ ΣΥΝΔΥΑΣΤΙΚΟ ΚΥΚΛΩΜΑ A B CPB x TA TB AND Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΑΣΥΓΧΡΟΝΑ ΑΚΟΛΟΥΘΙΑΚΑ ΚΥΚΛΩΜΑΤΑ ΜΑΝΤΑΛΩΤΗΣ ΜΕ ΠΥΛΕΣ NAND ΜΑΝΤΑΛΩΤΗΣ ΜΕ ΠΥΛΕΣ NOR ΣΧΕΔΙΑΣΗ ΑΣΥΓΧΡΟΝΟΥ ΑΚΟΛΟΥΘΙΑΚΟΥ ΚΥΚΛΩΜΑΤΟΣ ΠΑΡΑΔΕΙΓΜΑ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΜΑΝΤΑΛΩΤΗΣ ΜΕ ΠΥΛΕΣ NAND Y=S’+Ry με τον περιορισμό S’R’=0 Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΜΑΝΤΑΛΩΤΗΣ ΜΕ ΠΥΛΕΣ NOR Y=S+R’y με τον περιορισμό SR=0 Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΣΧΕΔΙΑΣΗ ΑΣΥΓΧΡΟΝΟΥ ΑΚΟΛΟΥΘΙΑΚΟΥ ΚΥΚΛΩΜΑΤΟΣ Καταγραφή των συναρτήσεων διέγερσης του ΑΑΚ Υπολογισμός των συναρτήσεων εισόδων των μανταλωτών Έλεγχος ικανοποίησης των περιορισμών για τις εισόδους των μανταλωτών. Εάν οι περιορισμοί ικανοποιούνται τότε εκτελείται το επόμενο βήμα, διαφορετικά υπολογίζονται νέες συναρτήσεις εισόδων των μανταλωτών όπου λαμβάνεται υπόψη η ικανοποίηση των περιορισμών για τις εισόδους των μανταλωτών Σχεδίαση του ΑΑΚ με μανταλωτές Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΠΑΡΑΔΕΙΓΜΑ Θα σχεδιαστεί ένα Ασύγχρονο Ακολουθιακό Κύκλωμα (ΑΑΚ) με έναν (1) μανταλωτή με πύλες NAND, που έχει: - δυο (2) εισόδους x1 και x2 - μία (2) εσωτερικές καταστάσεις παρούσα κατάσταση: μία δευτερεύουσα μεταβλητή y επόμενη κατάσταση: μία μεταβλητή διέγερσης Y Η συνάρτηση διέγερσης του ΑΑΚ είναι: Y= yx1+x1’x2’   Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

1. Καταγραφή των συναρτήσεων διέγερσης του ΑΑΚ Από την περιγραφή του ΑΑΚ προκύπτει η συνάρτηση διέγερσης του ΑΑΚ: Y= x1y+x1’x2’ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

2. Υπολογισμός των συναρτήσεων εισόδων των μανταλωτών Οι συναρτήσεις εισόδων του μανταλωτή υπολογίζονται από την συνάρτηση διέγερσης του μανταλωτή και την συνάρτηση διέγερσης του ΑΑΚ: Y=S’+Ry=x1’x2’+ x1y  S=x1+x2 και R=x1 Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

3. Έλεγχος ικανοποίησης των περιορισμών για τις εισόδους των μανταλωτών Από τις συναρτήσεις εισόδων του μανταλωτή προκύπτει ότι δεν ικανοποιείται ο περιορισμός για τις εισόδους του μανταλωτή, αφού: S’R’=x1’x2’0   Επομένως, πρέπει να υπολογιστούν νέες συναρτήσεις εισόδων του μανταλωτή όπου λαμβάνεται υπόψη η ικανοποίηση του περιορισμού για τις εισόδους του μανταλωτή. Αυτές οι νέες συναρτήσεις εισόδων του μανταλωτή προκύπτουν από νέα συνάρτηση διέγερσης (ισοδύναμη με την αρχική) που υπολογίζεται λαμβάνοντας υπόψη τις αλληλεπικαλύψεις των ελάχιστων όρων στον χάρτη Karnaugh της συνάρτησης διέγερσης. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

Y= x1y+x1’x2’=x1y+x1’x2’+yx2’ Χάρτης Karnaugh Λαμβάνοντας υπόψη τις αλληλεπικαλύψεις των ελάχιστων όρων στο χάρτη Karnaugh της συνάρτησης διέγερσης, υπολογίζεται η νέα συνάρτηση διέγερσης (ισοδύναμη με την αρχική): Y= x1y+x1’x2’=x1y+x1’x2’+yx2’ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

Y=S’+Ry= x1y+x1’x2’+yx2’  S=x1+x2 και R=x1+x2’ Από αυτή τη νέα συνάρτηση διέγερσης (ισοδύναμη με την αρχική), υπολογίζονται οι νέες συναρτήσεις εισόδων του μανταλωτή: Y=S’+Ry= x1y+x1’x2’+yx2’  S=x1+x2 και R=x1+x2’    Από τις νέες συναρτήσεις εισόδων του μανταλωτή προκύπτει ότι ικανοποιείται ο περιορισμός για τις εισόδους του μανταλωτή, αφού: S’R’=0 Επομένως, υπολογίστηκαν νέες συναρτήσεις εισόδων του μανταλωτή όπου λαμβάνεται υπόψη η ικανοποίηση του περιορισμού για τις εισόδους του μανταλωτή. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

4. Σχεδίαση του ΑΑΚ με μανταλωτές Το Ασύγχρονο Ακολουθιακό Κύκλωμα (ΑΑΚ) έχει: - δυο (2) εισόδους x1 και x2 - ένα (1) μανταλωτή με πύλες NAND - ένα Συνδυαστικό Κύκλωμα   Στο Συνδυαστικό Κύκλωμα υπάρχουν οι απαραίτητες πύλες για την υλοποίηση των συναρτήσεων εισόδων S=x1+x2 και R=x1+x2’ του μανταλωτή. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΣΥΝΔΥΑΣΤΙΚΟ S ΚΥΚΛΩΜΑ x1 S Q R Q’ Y R x2 Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΑΠΑΡΙΘΜΗΤΕΣ ΤΡΟΠΟΣ ΥΛΟΠΟΙΗΣΗΣ KAI ΡΟΗ ΑΠΑΡΙΘΜΗΣΗΣ ΣΧΕΔΙΑΣΗ ΣΥΓΧΡΟΝΟΥ ΔΥΑΔΙΚΟΥ ΑΠΑΡΙΘΜΗΤΗ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΤΡΟΠΟΣ ΥΛΟΠΟΙΗΣΗΣ ΚΑΙ ΡΟΗ ΑΠΑΡΙΘΜΗΣΗΣ Οι Απαριθμητές (Counters) χωρίζονται σε δύο κατηγορίες ανάλογα με τον τρόπο υλοποίησής τους: Ασύγχρονοι Απαριθμητές (asynchronous counters) Σύγχρονοι Απαριθμητές (synchronous counters) Ανάλογα με τη ροή απαρίθμησης οι απαριθμητές ανήκουν σε μία από τις ακόλουθες κατηγορίες: Προς τα Πάνω Απαριθμητής Προς τα Κάτω Απαριθμητής Αμφίδρομος Απαριθμητής Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

Στους ασύγχρονους απαριθμητές οι είσοδοι ρολογιού των flip-flop, που τους αποτελούν, δεν είναι κοινές, αλλά οδηγούνται από την έξοδο του προηγούμενου flip-flop, με αποτέλεσμα τα flip-flop να μην αλλάζουν ταυτόχρονα κατάσταση, αλλά οι αλλαγές των καταστάσεών τους να μεταδίδονται σαν κυμάτωση (ripple) από το ένα flip-flop προς το άλλο. Στους σύγχρονους απαριθμητές, οι είσοδοι ρολογιού των flip-flop, που τους αποτελούν είναι κοινές (η κοινή αυτή είσοδος ονομάζεται είσοδος ρολογιού του απαριθμητή), με αποτέλεσμα όλα τα flip-flop να αλλάζουν κατάσταση ταυτόχρονα. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

Οι απαριθμητές απαριθμούν έως ένα μέγιστο αριθμό παλμών και στη συνέχεια το περιεχόμενό τους μηδενίζεται (ή ισοδύναμα αρχίζουν την απαρίθμηση από την αρχή). Ένας Απαριθμητής modulo Ν απαριθμεί Ν παλμούς (η ακολουθία μέτρησης είναι από 0 μέχρι και Ν-1). Ο Δυαδικός Απαριθμητής 4 bit απαριθμεί 16 παλμούς (η ακολουθία μέτρησης είναι από 0 μέχρι και 15) και ονομάζεται Απαριθμητής modulo 16. Ο BCD Απαριθμητής απαριθμεί 10 παλμούς (η ακολουθία μέτρησης είναι από 0 μέχρι και 9) και ονομάζεται Απαριθμητής modulo 10 ή Δεκαδικός Απαριθμητής. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΣΧΕΔΙΑΣΗ ΣΥΓΧΡΟΝΟΥ ΔΥΑΔΙΚΟΥ ΑΠΑΡΙΘΜΗΤΗ Ένας Σύγχρονος Δυαδικός Απαριθμητής έχει μία συγκεκριμένη ακολουθία μέτρησης που περιγράφει την λειτουργία του.   Ένας Σύγχρονος Δυαδικός Απαριθμητής μπορεί να υλοποιηθεί με ένα Σύγχρονο Ακολουθιακό Κύκλωμα, το οποίο δεν έχει εισόδους ούτε εξόδους, αλλά έχει flip-flop που έχουν κοινό ρολόϊ ώστε να επιτευχθεί ο συγχρονισμός (synchronization) του Σύγχρονου Ακολουθιακού Κυκλώματος. Η ακολουθία μέτρησης επιτυγχάνεται με τους παλμούς του ρολογιού. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

1. Περιγραφή της επιθυμητής λειτουργίας του Απαριθμητή Ο απαριθμητής έχει επιθυμητή ακολουθία μέτρησης 0-1-2-3-4-5-6-7 και πάλι από την αρχή.   Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

2. Κατασκευή του Διαγράμματος Καταστάσεων του ΣΑΚ 1 2 3 4 5 6 7 Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

3. Κατασκευή του Πίνακα Καταστάσεων του ΣΑΚ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

4. Ελαχιστοποίηση των καταστάσεων του ΣΑΚ Από τον Πίνακα Καταστάσεων προκύπτει ότι δεν υπάρχουν ισοδύναμες καταστάσεις. Επομένως, δεν γίνεται παραπέρα ελαχιστοποίηση καταστάσεων. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

Το Σύγχρονο Ακολουθιακό Κύκλωμα έχει οκτώ (8) καταστάσεις (n=8). 5. Καθορισμός του πλήθους των flip-flop που απαιτούνται για τη σχεδίαση του ΣΑΚ Το Σύγχρονο Ακολουθιακό Κύκλωμα έχει οκτώ (8) καταστάσεις (n=8). Υπενθυμίζεται ότι για n καταστάσεις απαιτούνται log2n flip-flop ή ισοδύναμα όταν το πλήθος των καταστάσεων [2n-1+1,2n] τότε απαιτούνται n flip-flop. Επομένως, απαιτούνται τρία (3) flip-flop (log2n= log28=3). Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

6. Επιλογή του τύπου των flip-flop που θα χρησιμοποιηθούν στη σχεδίαση του ΣΑΚ Γίνεται η επιλογή να χρησιμοποιηθούν T flip-flop στη σχεδίαση του Σύγχρονου Ακολουθιακού Κυκλώματος.   Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

7. Κατασκευή του Πίνακα Διέγερσης του ΣΑΚ Πίνακας Καταστάσεων του ΣΑΚ με τις κωδικοποιημένες καταστάσεις  Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

Πίνακας Διέγερσης του ΣΑΚ Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

8. Υπολογισμός και απλοποίηση των συναρτήσεων εισόδων των flip-flop Από τον Πίνακα Διέγερσης του ΣΑΚ προκύπτει ότι συναρτήσεις εισόδων TA, TB και TC των flip-flop είναι συναρτήσεις των παρουσών καταστάσεων A, B και C των flip-flop. Οι απλοποιημένες συναρτήσεις εισόδων TA, TB και TC των flip-flop είναι:   TA=BC, για το T flip-flop A TB=C, για το T flip-flop B TC=1, για το T flip-flop C Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

9. Σχεδίαση του Απαριθμητή Στο Σύγχρονο Ακολουθιακό Κύκλωμα υπάρχουν: - τρία (3) T flip-flops A, B και C - οι απαραίτητες πύλες για την υλοποίηση των συναρτήσεων εισόδων των flip-flop (στην πραγματικότητα υπάρχει μόνο μία πύλη AND δύο εισόδων).   Τα τρία flip-flop έχουν κοινό ρολόϊ κύκλωμα ώστε να επιτευχθεί ο συγχρονισμός (synchronization) του Σύγχρονου Ακολουθιακού Κυκλώματος. Η ακολουθία μέτρησης επιτυγχάνεται με τους παλμούς του ρολογιού. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

C B A Q T Q T Q T TC TB TA CP 1 AND Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΕΛΛΗΝΙΚΗ ΒΙΒΛΙΟΓΡΑΦΙΑ [1] MANO M. M., Ciletti M. «Ψηφιακή Σχεδίαση», Παπασωτηρίου, 2005 [33153989] [2] Brown S, Vranesic Z., «Σχεδίαση Ψηφιακών Συστημάτων με τη Γλώσσα VHDL», Τζιόλας, 2001 [18548944] [3] Πογαρίδης Δ., «Ψηφιακή Σχεδίαση με τη Γλώσσα VHDL», Μούργκος, 2010 [34961] [4] Ασημάκης Ν., «Ψηφιακά Ηλεκτρονικά», Gutenberg, 2008 [32137] [5] V. A. Pedroni, Σχεδιασμός κυκλωμάτων με τη VHDL, Κλειδάριθμος 2008 [13901] Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΒΙΒΛΙΟΓΡΑΦΙΑ ΞΕΝΗ ΒΙΒΛΙΟΓΡΑΦΙΑ [1] Boole G., An Investigation of the Laws of Trougth, New York: Dover, 1954. [2] Cavanagh J. J., Digital Computer Arithmetic, New York: McGraw-Hill, 1984. [3] Huntington E. V., Sets of Independent Postulates for the Algebra of Logic, Trans. Am. Math. Soc., Vol. 5, pp.288-309, 1904. [4] Karnaugh M., A Map Method for Synthesis of Combinational Logic Circuits, Trans. AIEE, Comm. and Electron., Vol. 72, Part I, pp. 593-599, 1953. [5] Mano M. M., Computer Engineering: Hardware Design, Englewood Cliffs, NJ: Prentice-Hall, 1988. [6] Mano M. M., Computer System Architecture, 2nd Ed., Englewood Cliffs, NJ: Prentice-Hall, 1982. [7] Mano M. M., Digital Design, 2nd Ed., Englewood Cliffs, NJ: Prentice-Hall, 1992. [8] McCluskey E. J., Logic Design Principles, Englewood Cliffs, NJ: Prentice-Hall, 1986. [9] Peatman J. B., Digital Harware Design, New York: McGraw-Hill, 1980. [10] Roth C. H., Fundamentals of Logic Design, 3rd Ed., New York: West Publishing Co., 1985. Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ

ΒΙΒΛΙΟΓΡΑΦΙΑ DATABOOKS CMOS Logic Databook, National, 1988. Data Acquisition Databook, National, 1993. Linear Application Specific IC's Databook, National, 1993. LS/S/TTL Logic Databook, National, 1989. INTERNET ΔΙΕΥΘΥΝΣΕΙΣ FAIRCHILD: www.Fairchildsemi.com TEXAS INSTRUMENTS: www.ti.com Δρ. ΑΣΗΜΑΚΗΣ ΝΙΚΟΛΑΟΣ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ