Κατέβασμα παρουσίασης
Η παρουσίαση φορτώνεται. Παρακαλείστε να περιμένετε
1
7/15/2015HY220: Ιάκωβος Μαυροειδής1 HY220 Basic Modules Buffer FIFO Decoder, Encoder, Priority Encoder CAM
2
7/15/2015HY220: Ιάκωβος Μαυροειδής2 Buffer / Repeater Μετατρέπει αδύναμο σήμα σε ισχυρό. Πρόβλημα: Όταν C out (χωρητικότητα κόμβου) είναι μεγάλη τότε έχουμε απαράδεκτη καθυστέρηση C out DRIVER RECEIVER Λύση: Εισαγωγή Buffer C out DRIVER RECEIVER BUFFER C in C in << C out
3
7/15/2015HY220: Ιάκωβος Μαυροειδής3 Buffer C in C out BUFFER : N Inverters στη σειρά 1u u 2 u N-1 Η καθυστέρηση του Buffer έχει μοιραστεί σε Ν ίσες καθυστερήσεις. Αυτό πετυχένεται μεγαλώνοντας σταδιακά τους inverters. Δηλαδή: C 1 /C in = C 2 /C 1 = C 3 /C 2 = … = C out /C N-1 = u Πρόβλημα: Να βρεθεί το u και το Ν ώστε να έχουμε την ελάχιστη δυνατή καθυστέρηση. Λύση: u = e = 2.7182 και N = ln (C out /C in ). Πώς προκύπτει; C1C1 C2C2
4
7/15/2015HY220: Ιάκωβος Μαυροειδής4 First In First Out (FIFO) tail head
5
7/15/2015HY220: Ιάκωβος Μαυροειδής5 Circular Array Implementation of FIFO
6
7/15/2015HY220: Ιάκωβος Μαυροειδής6 Decoder 2 – 4 D E C O D E R 0 1 0 0 0 1 module Dec(In, Out); input [1:0] In; output [3:0] Out; reg [3:0] Out; integer i; always @(In) begin Out = 0; for (i=0; i<3; i=i+1) if (In==i) Out[i]=1; end endmodul module Dec(In, Out); input [1:0] In; output [3:0] Out; reg [3:0] Out; integer i; always @(In) begin Out = 0; for (i=0; i<3; i=i+1) if (In==i) Out[i]=1; end endmodul
![7/15/2015HY220: Ιάκωβος Μαυροειδής6 Decoder 2 – 4 D E C O D E R module Dec(In, Out); input [1:0] In; output [3:0] Out; reg [3:0] Out; integer i; begin Out = 0; for (i=0; i<3; i=i+1) if (In==i) Out[i]=1; end endmodul module Dec(In, Out); input [1:0] In; output [3:0] Out; reg [3:0] Out; integer i; begin Out = 0; for (i=0; i<3; i=i+1) if (In==i) Out[i]=1; end endmodul](http://images.slideplayer.gr/17/5363539/slides/slide_6.jpg "7/15/2015HY220: Ιάκωβος Μαυροειδής6 Decoder 2 – 4 D E C O D E R module Dec(In, Out); input [1:0] In; output [3:0] Out; reg [3:0] Out; integer i; begin Out = 0; for (i=0; i<3; i=i+1) if (In==i) Out[i]=1; end endmodul module Dec(In, Out); input [1:0] In; output [3:0] Out; reg [3:0] Out; integer i; begin Out = 0; for (i=0; i<3; i=i+1) if (In==i) Out[i]=1; end endmodul")
7
7/15/2015HY220: Ιάκωβος Μαυροειδής7 Encoder
8
7/15/2015HY220: Ιάκωβος Μαυροειδής8 Encoder 4 – 2 E N C O D E R 0 1 0 0 0 1 module Encoder(In, Out); input [3:0] In; output [1:0] Out; reg [1:0] Out; integer i; // always @(In) begin Out = 0; for (i=0; i<3; i=i+1) if (In[i]==1) Out=i; end // endmodule module Encoder(In, Out); input [3:0] In; output [1:0] Out; reg [1:0] Out; integer i; // always @(In) begin Out = 0; for (i=0; i<3; i=i+1) if (In[i]==1) Out=i; end // endmodule
![7/15/2015HY220: Ιάκωβος Μαυροειδής8 Encoder 4 – 2 E N C O D E R module Encoder(In, Out); input [3:0] In; output [1:0] Out; reg [1:0] Out; integer i; // begin Out = 0; for (i=0; i<3; i=i+1) if (In[i]==1) Out=i; end // endmodule module Encoder(In, Out); input [3:0] In; output [1:0] Out; reg [1:0] Out; integer i; // begin Out = 0; for (i=0; i<3; i=i+1) if (In[i]==1) Out=i; end // endmodule](http://images.slideplayer.gr/17/5363539/slides/slide_8.jpg "7/15/2015HY220: Ιάκωβος Μαυροειδής8 Encoder 4 – 2 E N C O D E R module Encoder(In, Out); input [3:0] In; output [1:0] Out; reg [1:0] Out; integer i; // begin Out = 0; for (i=0; i<3; i=i+1) if (In[i]==1) Out=i; end // endmodule module Encoder(In, Out); input [3:0] In; output [1:0] Out; reg [1:0] Out; integer i; // begin Out = 0; for (i=0; i<3; i=i+1) if (In[i]==1) Out=i; end // endmodule")
9
7/15/2015HY220: Ιάκωβος Μαυροειδής9 Priority Encoder 4 – 2 E N C O D E R 1 0 0 1 0 1 Επιλέγει τον πρώτο 1 στην είσοδο. Αγνοεί επόμενα 1.
10
7/15/2015HY220: Ιάκωβος Μαυροειδής10 Priority Encoder : Karnaugh
11
7/15/2015HY220: Ιάκωβος Μαυροειδής11 Priority Encoder : Diagram
12
7/15/2015HY220: Ιάκωβος Μαυροειδής12 Priority Encoder : Think H/W 0 ENCODERENCODER n Clear Inputs Out In[1] In[0] In[2 n -1]
![7/15/2015HY220: Ιάκωβος Μαυροειδής12 Priority Encoder : Think H/W 0 ENCODERENCODER n Clear Inputs Out In[1] In[0] In[2 n -1]](http://images.slideplayer.gr/17/5363539/slides/slide_12.jpg "7/15/2015HY220: Ιάκωβος Μαυροειδής12 Priority Encoder : Think H/W 0 ENCODERENCODER n Clear Inputs Out In[1] In[0] In[2 n -1]")
13
7/15/2015HY220: Ιάκωβος Μαυροειδής13 CAM Architecture priority
14
7/15/2015HY220: Ιάκωβος Μαυροειδής14 Routing with Content-Addressable Memory (CAM) Simplified routing table. Line No.Address (Binary)Output Port 1101XXA 20110XB 3011XXC 410011D
15
7/15/2015HY220: Ιάκωβος Μαυροειδής15 Address Lookup with CAM/RAM
16
7/15/2015HY220: Ιάκωβος Μαυροειδής16 Storage Cell (a) 6-transistor SRAM cell. (b) Binary CAM cell.(c) Ternary CAM cell
Παρόμοιες παρουσιάσεις
![ΗΥ-220 - Καλοκαιρινός Γιώργος1 Register module Reg(Q, D, Clk); // parameter N = 16; input Clk; input [N-1:0] D; output [N-1:0] Q; reg [N-1:0] Q; // always.](/16/5050425/big_thumb.jpg "ΗΥ-220 - Καλοκαιρινός Γιώργος1 Register module Reg(Q, D, Clk); // parameter N = 16; input Clk; input [N-1:0] D; output [N-1:0] Q; reg [N-1:0] Q; // always.>")
![V ERILOG Laboratories. ΗΥ-220 – Μαυροειδής Ιάκωβος2 Verilog Simulator > rlogin [garbis, kirkios, levantes, apraktias, pounentes, apiliotis] > source ~hy220/verilog/scripts/cds_ldv.sh.](/16/5216690/big_thumb.jpg "V ERILOG Laboratories. ΗΥ-220 – Μαυροειδής Ιάκωβος2 Verilog Simulator > rlogin [garbis, kirkios, levantes, apraktias, pounentes, apiliotis] > source ~hy220/verilog/scripts/cds_ldv.sh.>")