1 Α. Βαφειάδης Αναβάθμισης Προγράμματος Σπουδών Τμήματος Πληροφορικής Τ.Ε.Ι Θεσσαλονίκης Μάθημα Προηγμένες Αρχιτεκτονικές Υπολογιστών Κεφαλαίο Δεύτερο.

Παρουσίαση με θέμα: "1 Α. Βαφειάδης Αναβάθμισης Προγράμματος Σπουδών Τμήματος Πληροφορικής Τ.Ε.Ι Θεσσαλονίκης Μάθημα Προηγμένες Αρχιτεκτονικές Υπολογιστών Κεφαλαίο Δεύτερο."— Μεταγράφημα παρουσίασης:

1 1 Α. Βαφειάδης Αναβάθμισης Προγράμματος Σπουδών Τμήματος Πληροφορικής Τ.Ε.Ι Θεσσαλονίκης Μάθημα Προηγμένες Αρχιτεκτονικές Υπολογιστών Κεφαλαίο Δεύτερο Τεχνολογίες Επεξεργαστών Μέρος: Δεύτερο Καθηγητής: Α. Βαφειάδης 2008

2 2 Α. Βαφειάδης Κατηγορίες Επεξεργαστών Επεξεργαστές CISC Επεξεργαστές RISC Επεξεργαστές τύπου Superscalar Επεξεργαστές VLIW Επεξεργαστές τύπου Vector

3 3 Α. Βαφειάδης CISC vs RISC Αρχιτεκτονικά Χαρακτηριστικά Υπολογιστές CISCΥπολογιστές RISC Μέγεθος συνόλου εντολών και κωδικοποίηση εντολών Μεγάλο σύνολο εντολών (π.χ. 400 εντολές). Οι εντολές δεν έχουν το ίδιο μήκος το οποίο κυμαίνεται από 16 έως 64 bits. Μικρό σύνολο εντολών (π.χ. 150 εντολές). Οι εντολές έχουν το ίδιο μήκος και βασίζονται στη χρήση καταχωρητών. Τρόποι κλήσης μνήμης 12 έως 25.3 έως 5. Καταχωρητές γενικού σκοπού και μνήμη cache 8-24 καταχωρητές γενικού σκοπού. Είτε μια cache κοινή για εντολές και δεδομένα είτε δύο ξεχωριστές cache. Πολλοί καταχωρητές γενικού σκοπού (32-256). Ξεχωριστές cache για δεδομένα και εντολές. Αριθμός κύκλων μηχανής ανά εντολή Μεταβλητός από εντολή σε εντολή (από 1 έως 20). 1 κύκλος/εντολή για τις περισσότερες εντολές και Μέσος όρος < 1.5 κύκλος/ εντολή. Κύκλωμα ελέγχουΜικροπρογραμματιζόμενος με χρήση ROM. Η μοντέρνα τάση ωστόσο χρησιμοποιεί καλωδιωμένη λογική και αποφεύγει τον Μικρο/σμό. Καλωδιωμένη λογική.

4 4 Α. Βαφειάδης Superscalar Οι επεξεργαστές superscalar έχουν τη δυνατότητα εκτέλεσης πολλαπλών εντολών μέσα σε ένα κύκλο. Διαθέτουν: Μονάδα απόκτησης εντολών η οποία έχει τη δυνατότητα απόκτησης πολλών εντολών ταυτόχρονα Μονάδα αποκωδικοποίησης εντολών η οποία έχει τη δυνατότητα ανίχνευσης ανεξαρτήτων μεταξύ τους εντολές Πολλαπλές μονάδες εκτέλεσης οι οποίες έχουν τη δυνατότητα να εκτελούν παράλληλα εντολές όταν αυτό είναι δυνατόν Στις μονάδες εκτέλεσης εφαρμόζεται και η τεχνική pipeline

5 5 Α. Βαφειάδης VLIW vs Superscalar SuperscalarVLIW Πολλές εντολές σε ένα κύκλο μηχανής Υλικό με απαιτήσειςΛογισμικό με απαιτήσεις Η επιλογή για ποιες εντολές θα εκτελεστούν παράλληλα στον ίδιο κύκλο αποφασίζεται δυναμικά (κατά τη διάρκεια της εκτέλεσης) από τον επεξεργαστή Η επιλογή για ποιες εντολές θα εκτελεστούν παράλληλα στον ίδιο κύκλο αποφασίζεται από τον μεταφραστή κατά τη διάρκεια της μετάφρασης

6 6 Α. Βαφειάδης Επεξεργαστής VLIW

7 7 Α. Βαφειάδης Τμήμα επεξεργαστή VLIW Τράπεζα Καταχωρητών Τράπεζα Καταχωρητών Τράπεζα Καταχωρητών FPU (Fadd/ Fmul) ALU 1ALU 2 FMUL f3, f4, f13SUB r3, r24, r11ADD r1, r7, r5 Long Instruction Word

8 8 Α. Βαφειάδης Παραλληλισμός σε επίπεδο εντολών E1: add r2 = r4,r5 E2: store [addr1] = r2 E3: fmul f5 = f2,f7 E4: fmul f2 = f2,f8 E5: add r4 = r12,r17 E6: add r5 = r12,r20 E7: add r7 = r4,r5 E8: store [addr2] = r7 fmul f5 = f2,f7 add r2 = r4,r5 add r5 = r12,r20 fmul f2 = f2,f8 add r4 = r12,r17 store [addr1] = r2 add r7 = r4,r5 store [addr2] = r7 Κύκλος 1 Κύκλος 2 Κύκλος 3 r2, r4, r5, r6, r12, r17, r20 Integer registers f2, f5, f7, f8Floating point registers

9 9 Α. Βαφειάδης Επεξεργαστής τύπου Vector for (i=0; i<64; i++) { x[i] = x[i] + y[i] }

10 10 Α. Βαφειάδης Automatic Code Vectorization Iter. 1 Iter. 2 Scalar Sequential Code l o ad add store load add store Vector Instruction Time loa d add stor e loa d add stor e Iter. 1Iter. 2 Vectorized Code for (i=0; i < N; i++) C[i] = A[i] + B[i];