Κ. Διαμαντάρας Α. Βαφειάδης Τμήμα Πληροφορικής ΑΤΕΙ Θεσσαλονίικης 2011 Συστήματα Μνήμης – Οργάνωση κύριας μνήμης.

Παρουσίαση με θέμα: "Κ. Διαμαντάρας Α. Βαφειάδης Τμήμα Πληροφορικής ΑΤΕΙ Θεσσαλονίικης 2011 Συστήματα Μνήμης – Οργάνωση κύριας μνήμης."— Μεταγράφημα παρουσίασης:

1 Κ. Διαμαντάρας Α. Βαφειάδης Τμήμα Πληροφορικής ΑΤΕΙ Θεσσαλονίικης 2011 Συστήματα Μνήμης – Οργάνωση κύριας μνήμης

2 Το βασικό στοιχείο μνήμης Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα Κ. Διαμαντάρας - Α. Βαφειάδης 2 Το βασικό στοιχείο μιας μνήμης ημιαγωγών (semiconductor) θεωρείται αυτό που ονομάζεται memory cell και στο οποίο μπορούμε να αποθηκεύσουμε το 0 ή το 1

3 Τεχνολογίες μνήμης (DRAM)  DRAM (Dynamic Random Access Memory)  Οι πληροφορίες χάνονται με την διακοπή της τροφοδοσίας (volatiles)  Tα Bits αποθηκεύονται σαν ηλεκτρικά φορτία σε πυκνωτές  Αναλογική αποθήκευση: H στάθμη του φορτίου καθορίζει και την τιμή (0 ή 1)  Απαιτούν συνεχή ανανέωση των φορτίων  Κατασκευάζονται εύκολα  Μικρός όγκος του βασικού στοιχείου  Μικρό κόστος  Απαιτούν επιπλέον κυκλώματα ανανέωσης των φορτίων  Αργές (μεγάλος χρόνος προσπέλασης)  Χρησιμοποιούνται σαν κύριες μνήμες Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 3 Κ. Διαμαντάρας - Α. Βαφειάδης

4 Στοιχείο DRAM Επιλογή Πυκνωτής Ημιαγωγός Γείωση Address line Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 4 Κ. Διαμαντάρας - Α. Βαφειάδης

5 MICRO DRAM OPERATION Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα Κ. Διαμαντάρας - Α. Βαφειάδης 5  Διαδικασία Write  Η Address line (word line) ενεργοποιείται  Το Transistor κλείνει και επιτρέπει τη διέλευση  Τάση (Voltage) στη bit line  High για 1 και low για 0  Αποστολή σήματος στην address line  Φόρτιση πυκνωτή(capacitor)  Διαδικασία Read  Η Address line ενεργοποιείται  Το Transistor κλείνει και επιτρέπει τη διέλευση  Το φορτίο του πυκνωτή ρέει μέσω της bit line σε έναν sense amplifier (ο πυκνωτής αποφορτίζετε)  Γίνεται σύγκριση με μια τιμή αναφοράς φορτίου για να εντοπιστεί το 0 ή 1  Ο πυκνωτής επαναφορτίζεται

6 DRAM OPERATION (Read one bit) 1)H διεύθυνση γραμμής εισέρχεται στη μνήμη μέσω του address bus 2)Το RAS σήμα ενεργοποιείται και η διεύθυνση της γραμμής τοποθετείσαι στο row address latch 3)O row address decoder επιλέγει την κατάλληλη γραμμή και ενημερώνει τον sense amplifier 4)Η μνήμη κλειδώνει (σήμα WE off) RAS : Row Access Strobe ΟΕ : Output Enable WE: Write enable RAS : Row Access Strobe ΟΕ : Output Enable WE: Write enable ΟΕ σήμα on WE σήμα off Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 6 Κ. Διαμαντάρας - Α. Βαφειάδης

7 DRAM OPERATION (Read one bit) 5) H διεύθυνση στήλης εισέρχεται στη μνήμη μέσω του address bus 6) Το CAS σήμα ενεργοποιείται και η διεύθυνση της στήλης τοποθετείσαι στο column address latch 7) O column address decoder επιλέγει την κατάλληλη γραμμή και ενημερώνει τον sense amplifier 8) Εφόσον το ΟΕ σήμα είναι ενεργοποιημένο ο sense amplifier διαβάζει το bit και το στέλνει στο σύστημα μέσω του data bus (ένα pin) 9) Όλα τα σήματα απενεργοποιούνται 10) Εφόσον έχει έρθει ο κατάλληλος χρόνος, η μνήμη σαρώνεται και γίνεται το φρεσκάρισμα (memory refresh) 8 Μια τεχνική refresh είναι η μαζική ανάγνωση όλων των bits της μνήμης ΟΕ σήμα on WE σήμα off Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 7 Κ. Διαμαντάρας - Α. Βαφειάδης CAS : Column Access Strobe ΟΕ : Output Enable WE: Write Enable CAS : Column Access Strobe ΟΕ : Output Enable WE: Write Enable

8 DRAM OPERATION (Write one bit) Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα Κ. Διαμαντάρας - Α. Βαφειάδης 8 1)H διεύθυνση γραμμής εισέρχεται στη μνήμη μέσω του address bus 2)Το RAS σήμα ενεργοποιείται και η διεύθυνση της γραμμής τοποθετείσαι στο row address latch 3)O row address decoder επιλέγει την κατάλληλη γραμμή και ενημερώνει τον sense amplifier 4)Η μνήμη κλειδώνει (OE σήμα off) ΟΕ σήμα off WE σήμα on RAS : Row Address Strobe ΟΕ : Output Enable WE: Write enable RAS : Row Address Strobe ΟΕ : Output Enable WE: Write enable

9 DRAM OPERATION (Write one bit) 5) H διεύθυνση στήλης εισέρχεται στη μνήμη μέσω του address bus 6) Το CAS σήμα ενεργοποιείται και η διεύθυνση της στήλης τοποθετείσαι στο column address latch 7) O column address decoder επιλέγει την κατάλληλη γραμμή και ενημερώνει τον sense amplifier 8) Εφόσον το WΕ σήμα είναι ενεργοποιημένο ο sense amplifier διαβάζει το bit από το data bus (ένα pin ) και το στέλνει στο επιλεγμένο bit της μνήμης 9) Όλα τα σήματα απενεργοποιούνται 10) Εφόσον έχει έρθει ο κατάλληλος χρόνος, η μνήμη σαρώνεται και γίνεται το φρεσκάρισμα (memory refresh) 8 Μια τεχνική refresh είναι η μαζική ανάγνωση όλων των bits της μνήμης ΟΕ σήμα off WE σήμα on Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 9 Κ. Διαμαντάρας - Α. Βαφειάδης CAS : Column Access Strobe ΟΕ : Output Enable WE: Write Enable CAS : Column Access Strobe ΟΕ : Output Enable WE: Write Enable

10 Απλή οργάνωση Μνήμης DRAM Μνήμη 2- Διάστατο πλέγμα Επιλογή Στήλης Επιλογή Γραμμής Διεύθυνση ROWCOL CAS RASRead/Write Δεδομένα 1 bit Μνήμη 1 Mbit 1024 × 1024 Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 10 Κ. Διαμαντάρας - Α. Βαφειάδης

11 Αποκωδικοποίηση διεύθυνσης Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 11 Κ. Διαμαντάρας - Α. Βαφειάδης

12 Μνήμη 4M των 4 bits Οργάνωση μνήμης DRAM Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 12 Κ. Διαμαντάρας - Α. Βαφειάδης

13 Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 13 Κ. Διαμαντάρας - Α. Βαφειάδης

14 Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 14 Κ. Διαμαντάρας - Α. Βαφειάδης

15 Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 15 Κ. Διαμαντάρας - Α. Βαφειάδης

16 Τεχνολογίες Μνήμης (SRAM)  SRAM (Static Random Access Memory)  Οι πληροφορίες χάνονται με την διακοπή της τροφοδοσίας (volatile)  Τα bits αποθηκεύονται σαν on/off διακόπτες  Ψηφιακή αποθήκευση με χρήση Flip-flop  Δεν απαιτούν συνεχή ανανέωση της πληροφορίας  Σύνθετη κατασκευή  Μεγάλος όγκος του βασικού στοιχείου  Μεγάλο κόστος  Γρήγορες (μικρός χρόνος προσπέλασης)  Χρησιμοποιούνται σαν κρυφές μνήμες (cache) Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 16 Κ. Διαμαντάρας - Α. Βαφειάδης

17 SRAM bit σε λεπτομέρειες Address Transistor Data Transistor Cross point Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 17 Κ. Διαμαντάρας - Α. Βαφειάδης

18 SRAM bit σε κατάσταση 1 Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 18 Κ. Διαμαντάρας - Α. Βαφειάδης Transistor off Transistor on Cross point off Cross point on

19 SRAM bit σε κατάσταση 0 Transistor off Transistor on Cross point off Cross point on Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 19 Κ. Διαμαντάρας - Α. Βαφειάδης

20 SRAM write or read ReadWrite τιμή Συμπλήρωμα τιμής τιμή Διεύθυνση Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 20 Κ. Διαμαντάρας - Α. Βαφειάδης

21 Στοιχείο SRAM Flip-flop Συνολικά 6 transistors 2 για την διεύθυνση (επιλογή) και 4 για το δεδομένο(1bit) Επιλογή Σήματα WRITE READ (1 bit) DATA Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 21 Κ. Διαμαντάρας - Α. Βαφειάδης

22 Συνοπτική παράσταση SRAM WE_LOE_L INPUTLOWHIGH OUTPUTHIGHLOW ERRORLOW Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 22 Κ. Διαμαντάρας - Α. Βαφειάδης

23 Τυπική Οργάνωση SRAM των 8 θέσεων των 4 bits Διεύθυνση 101 1011 1 Read signal 011 Basel Soudan 0000010000000100 101101 Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 23 Κ. Διαμαντάρας - Α. Βαφειάδης

24 Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 24 Κ. Διαμαντάρας - Α. Βαφειάδης

25 Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 25 Κ. Διαμαντάρας - Α. Βαφειάδης

26 Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 26 Κ. Διαμαντάρας - Α. Βαφειάδης

27 Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 27 Κ. Διαμαντάρας - Α. Βαφειάδης

28 SRAM PACKAGE Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 28 Κ. Διαμαντάρας - Α. Βαφειάδης

29 Τύποι μνήμης RAM Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 29 Κ. Διαμαντάρας - Α. Βαφειάδης

30 Τύποι DRAM Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα Κ. Διαμαντάρας - Α. Βαφειάδης 30  Fast Page Mode (FPM DRAM)  Extended Data Out (EDO DRAM)  Enhanced DRAM  SDRAM Synchronous DRAM  SDR-SDRAM  DDR-SDRAM  DDR2-SDRAM  RDRAM (RAMBUS DRAM)

31 SDRAM VS RDRAM SDRAM 8 bytes (64) bit wide data-bus PC133SDRAM : 133MHz x 8 Bytes = 1064 MB/s = 1.1GB/s RDRAM 2 bytes (16) bit wide data-bus PC800RDRAM : 800MHz x 2 Bytes = 1600 MB/s = 1.6GB/s Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 31 Κ. Διαμαντάρας - Α. Βαφειάδης

32 Memory Bandwidth Memory TypeClock Rate (MHz)Bus Width (bits)Peak Bandwidth FP (1987)2564200MB/s EDO (1995)4064320MB/s SDRAM (PC66) (1996) 6664528MB/s PC100 SDRAM (1998) 10064800MB/s PC133 SDRAM (1999) 133641.1GB/s PC800 RDRAM (1999) 400x2161.6GB/s PC1600 DDR SDRAM (2000) 100x2641.6GB/s PC2100 DDR SDRAM (2001) 133x2642.1GB/s

33 Οργάνωση Συγκροτήματος μνήμης  Βασική οργάνωση  Ευρεία οργάνωση  Οργάνωση παρεμβολής Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 33 Κ. Διαμαντάρας - Α. Βαφειάδης

34 Οργάνωση συγκροτήματος Μνήμης Βασική (One-word-wide) Ευρεία (Wide) Παρεμβολής (Interleaved)

35 Μνήμη με οργάνωση παρεμβολής Προηγμένες Αρχιτεκτονικές Η / Υ & Παράλληλα Συστήματα 35 Κ. Διαμαντάρας - Α. Βαφειάδης

36 Θέματα απόδοσης (Βασική οργάνωση) Μήκος block in cache = N words CPU bus =1 Word Memory bus = 1 Word Οργάνωση μνήμης = βασική Κόστος αποτυχίας = = N x ( κόστος αποστολής διεύθυνσης + + κόστος ανάκλησης του περιεχομένου τηs διεύθυνσης από την μνήμη + + κόστος αποστολής μια θέσης μνήμης ) 1 word

37 Θέματα απόδοσης (Ευρεία οργάνωση) Μήκος block in cache = N words CPU bus = 1 Word Memory bus = M Word Οργάνωση μνήμης = Ευρεία Κόστος αποτυχίας = = (N/M) x (κόστος αποστολής διεύθυνσης + κόστος ανάκλησης του περιεχομένου τηs διεύθυνσης από την μνήμη + κόστος αποστολής μιας θέσης μνήμης) M words

38 Θέματα απόδοσης (N-way interleaved) Μήκος block in cache = N words CPU bus =1 Word Memory bus = 1 Word Οργάνωση μνήμης = Interleaved με N banks Κόστος αποτυχίας = = κόστος αποστολής μιας διεύθυνσης + κόστος ανάκλησης του περιεχομένου τηs διεύθυνσης από τη μνήμη + N x κόστος αποστολής μιας θέσης μνήμης Για να ανασύρουμε ένα block Ν θέσεων από τη μνήμη δεν χρειάζεται να στείλουμε τέσσερις διευθύνσεις αλλά μία γιατί όλα τα μέλη του block βρίσκονται στην ίδια διεύθυνση αλλά σε διαφορετικά block. Άρα οι αποστολές των διευθύνσεων και οι ανακλήσεις γίνονται ταυτόχρονα. Όμως οι αποστολές των δεδομένων γίνονται σε Ν χρόνους