Ψηφιακή Σχεδίαση Τ.Ε.Ι. Κρήτης Σχολή Τεχνολογικών Εφαρμογών Τμ. Μηχανικών Πληροφορικής.

Παρουσίαση με θέμα: "Ψηφιακή Σχεδίαση Τ.Ε.Ι. Κρήτης Σχολή Τεχνολογικών Εφαρμογών Τμ. Μηχανικών Πληροφορικής."— Μεταγράφημα παρουσίασης:

1 Ψηφιακή Σχεδίαση Τ.Ε.Ι. Κρήτης Σχολή Τεχνολογικών Εφαρμογών Τμ. Μηχανικών Πληροφορικής

2 Πλήρης Αθροιστής Είναι ένα Συνδυαστικό Κύκλωμα το οποίο υπολογίζει το αριθμητικό άθροισμα τριών bit Έχει τρεις εισόδους και δύο εξόδους Οι είσοδοι x, y χρησιμοποιούνται για τα δύο δυαδικά ψηφία που πρέπει να προστεθούν Η τρίτη είσοδος z χρησιμοποιείται για το κρατούμενο

3 Πλήρης Αθροιστής Όπως και στον ημιαθροιστή, χρησιμοποιούμε 2 εξόδους επειδή το αριθμητικό άθροισμα τριών δυαδικών ψηφίων βρίσκεται στο διάστημα 0 – 3 και τα δεκαδικά ψηφία 2 και 3 χρειάζονται δύο ψηφία για την παράστασή τους στο δυαδικό σύστημα Ομοίως, η μία έξοδος ονομάζεται S (άθροισμα) και η άλλη C (κρατούμενο)

4 Πλήρης Αθροιστής Πίνακας Αληθείας Πλήρη Αθροιστή xyzCS 00000 00101 01001 01110 10001 10110 11010 11111 x\yz00011110 011 111 x\yz00011110 01 1111 Χάρτης για το S Χάρτης για το C

5 Πλήρης Αθροιστής

6 Υλοποίηση ενός Πλήρη Αθροιστή με δύο Ημιαθροιστές Ο Πλήρης Αθροιστής μπορεί να υλοποιηθεί με δύο Ημιαθροιστές

7 Υλοποίηση ενός Πλήρη Αθροιστή με δύο Ημιαθροιστές Υλοποιήστε το με τα chip: 7486  XOR 7408  AND 7432  OR

8 Δυαδικός Αθροιστής Είναι ένα ψηφιακό κύκλωμα που παράγει ένα αριθμητικό άθροισμα δύο δυαδικών αριθμών Μπορεί να κατασκευαστεί με πλήρεις αθροιστές συνδεδεμένους σε αλυσιδωτή σύνδεση

9 Δυαδικός Αθροιστής 4 ων Bit Το κρατούμενο εξόδου κάθε αθροιστή τροφοδοτεί το κρατούμενο του επόμενου προς αριστερά αθροιστή. Οι έξοδοι S παράγουν τα bit του κάθε αθροίσματος. Ένας Αθροιστής n bit απαιτεί n πλήρεις αθροιστές, με κάθε κρατούμενο εξόδου συνδεδεμένο στην είσοδο του κρατουμένου του αμέσως μεγαλύτερης τάξης πλήρους αθροιστή

10 Δυαδικός Αφαιρέτης Η αφαίρεση δύο αριθμών μπορεί να γίνει εύκολα με τη χρήση του συμπληρώματος ως προς 2 Αν για παράδειγμα, έχω Α = 15 και Β = 17 και θέλουμε να κάνουμε τη πράξη Α-Β, αυτό αλγεβρικά μεταφράζεται ως μία πρόσθεση Α + (-Β). Άρα το –Β αφορά το συμπλήρωμα του Β. Συνεπώς: Α=01111, Β=10001. Συμπλήρωμα Β ως προς 1: 01110 Προσθέτουμε 1 στο συμπλήρωμα του Β: 01110 00001 01111 Συμπλήρωμα ως προς 2 του Β

11 Δυαδικός Αφαιρέτης Κάνουμε τη πράξη της πρόσθεσης: Παίρνουμε το αποτέλεσμα και αφού είναι το πρώτο του ψηφίο 1 τότε είναι αρνητικό. Άρα κάνουμε την αντίστροφη διαδικασία: Παίρνουμε το συμπλήρωμα του αποτελέσματος ως προς 1: 00001 Προσθέτουμε σε αυτό 1: 00001+00001=00010 = (2) 10. Άρα το αποτέλεσμα είναι -2. Κρατούμενο1111 Α01111 Συμπλ. Β01111 Αποτέλ.11110

12 Δυαδικός Αφαιρέτης Το κύκλωμα για την αφαίρεση Α-Β αποτελείται από έναν αθροιστή με αντιστροφείς τοποθετημένους μεταξύ της εισόδου δεδομένων Β και της αντίστοιχης εισόδου του πλήρη αθροιστή. Το Μ καθορίζει αν στο κύκλωμα η πράξη της πρόσθεσης ή της αφαίρεσης: Αν Μ=0 τότε το κύκλωμα δρα ως αθροιστής και αν Μ=1 τότε σαν αφαιρέτης

13 Ημιαφαιρέτης xyDB 0000 0111 1010 1100

14 Πλήρης Αφαιρέτης ΑBCDifferenceBorrow 00000 00111 01011 01101 10010 10100 11000 11111

15 Ασκήσεις (Σε Ηλεκτρονική Μορφή) 1α) Σχεδιάστε & υλοποιήστε ένα κύκλωμα ημιαθροιστή ( 1 chip 7486, 1 chip 7400). 1β) Σχεδιάστε & υλοποιήστε ένα κύκλωμα πλήρη αθροιστή ( 1 chip 7486, 1 chip 7400). Για τα παραπάνω κυκλώματα απαιτείται πίνακας αληθείας / πίνακας Karnaugh και πλήρες σχεδιάγραμμα υλοποίησης. Για τα λογικά κυκλώματα χρησιμοποιήστε το Cedar Logic Simulator http://sourceforge.net/projects/cedarlogic/ http://sourceforge.net/projects/cedarlogic/

16 Ασκήσεις (Σε Ηλεκτρονική Μορφή) 2. Κατασκευάστε ένα συνδυαστικό κύκλωμα με 4 εισόδους A,B,C,D και μια έξοδο F, ώστε: α) Η F να είναι 1, όταν το Α=1 με την προϋπόθεση ότι το Β=0 ή β) Η F να είναι 1, όταν Β=1 με την προϋπόθεση ότι το C ή το D ή και τα 2 είναι επίσης 1. γ) Σε οποιαδήποτε άλλη περίπτωση η F να είναι μηδέν. - Γράψτε τον πίνακα αληθείας της συνάρτησης - Γράψτε την F σε μορφή αθροίσματος γινομένων - Απλοποιήστε την F με τη μέθοδο του χάρτη (F απλοποιημένη ) - Σχεδιάστε το λογικό διάγραμμα της F απλοποιημένης με πύλες NAND 2-εισόδων ελαχιστοποιώντας τον αριθμό των πυλών.