ΗΜΥ-210: Λογικός Σχεδιασμός Εαρινό Εξάμηνο 2005 ΗΜΥ 210: Λογικός Σχεδιασμός, Εαρινό Εξάμηνο 2005 Νοε-18 ΗΜΥ-210: Λογικός Σχεδιασμός Εαρινό Εξάμηνο 2005 Κεφάλαιο 2 -iii: Συνδυαστικά Λογικά Κυκλώματα (2.9, 3.2) Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2)

ΗΜΥ 210: Λογικός Σχεδιασμός, Εαρινό Εξάμηνο 2005 Περίληψη Νοε-18 Εξόδοι υψηλής εμπέδησης: απομονωτές tri-state, πύλες μετάδοσης Ολοκληρωμένα Κυκλώματα Επίπεδα ολοκλήρωσης Οικογένειες Ψηφιακής Λογικής Καθυστέρηση Μετάδοσης Μοντέλα προσομοίωσης καθυστερήσεων Θετική/Αρνητική Λογική Νοε-18 Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2) Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2)

‘Eξoδοι υψηλής εμπέδησης Οι λογικές πύλες που παρουσιάσαμε μέχρι στιγμής, Έχουν τιμές εξόδου 1 ή 0 Δεν μπορούν να έχουν συνδεδεμένες εξόδους Τα σήματα μεταδίδονται μόνο προς μία κατεύθυνση Λογική τριών-καταστάσεων (three-state ή tri-state) περιλαμβάνει εκτός των τιμών 0 και 1, και μια τρίτη τιμή, Hi-Impedance (Hi-Z ή Ζ ή z) Η παρουσία μιας τιμής Hi-Z αλλάζει τη συμπεριφορά εξόδων των λογικών πυλών ως εξής: “1 ή 0” γίνετε “1 ή 0 ή Hi-Z” “δεν μπορούν” γίνετε “μπορούν” “μόνο προς μία κατεύθυνση” γίνετε “προς δύο κατευθύνσεις” Νοε-18 Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2)

‘Εξοδοι υψηλής εμπέδησης (συν.) Τι είναι η τιμή Hi-Z ? Συμπεριφέρεται ως ανοικτό κύκλωμα Αυτό υπονοεί ότι η έξοδος παρουσιάζετε ως αποσυνδεδεμένη Λειτουργεί όπως ένας ανοικτός διακόπτης μεταξύ του κυκλώματος και της εξόδου Η τιμή Hi-Z μπορεί να παρουσιαστεί στην έξοδο οποιασδήποτε πύλης, αλλά εδώ περιοριζόμαστε σε πύλες: Απομονωτή 3ων καταστάσεων (3-state buffer) Πύλη μετάδοσης (transmission gate) όπου η κάθε μία έχει 1 είσοδο δεδομένων, 1 είσοδο ελέγχου, και 1 έξοδο Νοε-18 Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2)

Πύλη 3-state (tri-state) BUFFER IN είναι η είσοδο δεδομένων (data input), και EN η είσοδος ελέγχου (control input). Για EN = 0, ανεξαρτήτως της τιμής του ΙΝ (αυτό δηλώνετε με X), η τιμή εξόδου είναι Hi-Z. Για EN = 1, η τιμή στην έξοδο ακολουθεί αυτή της εισόδου. Παραλλαγές: IN αντιστραμμένο EN αντιστραμμένο Σύμβολο IN EN OUT Πίνακας Αληθείας EN IN OUT X Hi-Z 1 Νοε-18 Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2)

Επίλυση τιμών 3ων καταστάσεων σε μια ένωση ΗΜΥ 210: Λογικός Σχεδιασμός, Εαρινό Εξάμηνο 2005 Επίλυση τιμών 3ων καταστάσεων σε μια ένωση Νοε-18 Ένωση εξόδων δύο 3-state BUFFER (B0 και B1) σε ένα σύρμα (OUT) Προϋπόθεση: Οι είσοδοι δεδομένων των δύο πυλών μπορούν να έχουν οποιοδήποτε συνδυασμό των τιμών 0 και 1 Κανόνας που προκύπτει: Η έξοδος μίας τουλάχιστον πύλης 3-state BUFFER πρέπει να έχει τιμή Hi-Z. Γιατί? Πόσοι έγκυροι συνδυασμοί υπάρχουν στις εξόδους των δύο πυλών? Ποιος είναι ο κανόνας για n 3-state BUFFERs συνδεδεμένοι σε ένα σύρμα OUT? Πίνακας Ανάλυσης B1 B0 OUT Hi-Z 1 One buffer output Hi-Z? Because any data combinations including (0,1) and (1,0) can occur. If one of these combinations occurs, and no buffers are Hi-Z, then high currents can occur, destroying or damaging the circuit. Valid buffer output combinations? 5 Rule for n 3-state buffers? n-1 buffer outputs must be Hi-Z. Valid buffer output combinations? Each of the n-buffers can have a 0 or 1 output with all others at Hi-Z. Also all buffers can be Hi-Z. So there are 2n + 1 valid combinations. Νοε-18 Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2) Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2)

Λογικό κύκλωμα 3ων καταστάσεων Συνάρτηση Επιλογής Δεδομένων (Data Selection Function): If s = 0, OL = IN0, else OL = IN1 Διεκπεραίωση επιλογής δεδομένων με 3-state buffers: Αφού EN0 = S και EN1 = S, μία από τις εξόδους των απομονοτών είναι πάντα Hi-Z. Επιπρόσθετα, η τελευταία γραμμή του πίνακα δεν συμβαίνει ποτέ. EN0 IN0 EN1 IN1 OL X 1 IN0 OL EN0 S IN1 EN1 Νοε-18 Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2)

Πύλη Μετάδοσης (Transmission Gate) Συγκεκριμένη για μια λογική οικογένεια ολοκληρωμένων CMOS. Οι ηλεκτρονικοί διακόπτες χρησιμοποιούνται για να συνδέσουμε και να αποσυνδέσουμε δύο σημεία σε ένα δίκτυο. Νοε-18 Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2)

Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2) XOR με Πύλες Μετάδοσης F = A  C = A.C’ + A’.C Νοε-18 Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2)

Ολοκληρωμένα Κυκλώματα (Integrated Circuits - ICs) Ένα IC είναι ένας ημιαγωγός κρυσταλλικού πυριτίου (chip) που περιέχει τα ηλεκτρονικά συστατικά των πυλών. Το Chip τοποθετείται σε ένα πλαστικό ή κεραμικό πακέτο (package). Οι ενώσεις συγκολλούνται από το chip στις εξωτερικές ακίδες (ή ποδαράκια – pins). Ο αριθμός των ακίδων ποικίλει (εξαρτάται από την λειτουργικότητα του chip) Νοε-18 Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2)

Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2) Επίπεδα ολοκλήρωσης Ολοκλήρωση Μικρής Κλίμακας (SSI) Κάθε πακέτο αποτελείτε από διάφορες ανεξάρτητες πύλες (>10) (όπως και αυτές στο H/W lab kit σας) Ολοκλήρωση Μεσαίας Κλίμακας (MSI) Κάθε chip αποτελείτε από 10-100 πύλες. Εκτελεί βασικές ψηφιακές συναρτήσεις όπως πρόσθεση 4-bit. Ολοκλήρωση Μεγάλης Κλίμακας (LSI) Κάθε chip αποτελείτε από 100 ως και μερικές χιλιάδες πύλες. Χρησιμοποιείται για την υλοποίηση ψηφιακών συστημάτων όπως μικρούς επεξεργαστές και μνήμη. Ολοκλήρωση Πολύ Μεγάλης Κλίμακας (VLSI) Κάθε chip αποτελείτε από μερικές χιλιάδες ως και 100 εκατομμύρια πύλες ή και περισσότερες, όπως για παράδειγμα οι μικροεπεξεργαστές. Νοε-18 Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2)

Οικογένειες Ψηφιακής Λογικής Τα ICs κατηγοριοποιούνται βάση της τεχνολογίας του συγκεκριμένου κυκλώματος, γνωστό σαν οικογένεια ψηφιακής λογικής. Κάθε οικογένεια αποτελείται από τα δικά της βασικά συστατικά (όπως οι πύλες NAND, NOR, και NOT), που χρησιμοποιούνται για την κατασκευή πολύπλοκων ψηφιακών κυκλωμάτων. Διάφορες οικογένειες ψηφιακής λογικής έχουν παρουσιαστεί και χρησιμοποιηθεί τα τελευταία χρόνια. Νοε-18 Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2)

Οικογένειες Ψηφιακής λογικής (σε χρονολογικά σειρά) Οικογένειες Ψηφιακής λογικής (σε χρονολογικά σειρά) Από τα πρώτα, τώρα είναι πεπαλαιωμένο RTL: Λογική Αντίστασης-Τρανζίστορ (Resistor-Transistor Logic) DTL: Λογική Διόδου-Τρανζίστορ (Diode-Transistor Logic) TTL: Λογική Τρανζίστορ-Τρανζίστορ (Transistor-Transistor Logic) ECL: Λογική Κοινού Εκπομπού (Emitter-coupled Logic) MOS: Ημιαγωγός Μετάλλου-Οξειδίου (Metal-Oxide Semiconductor) CMOS: Συμπληρωματικό (Complementary) MOS Χαμηλή απώλεια ισχύος, είναι το ΠΙΟ ΚΥΡΙΑΡΧΟ BiCMOS: Διπολικό (Bipolar) CMOS CMOS και TTL για επιπρόσθετο ρεύμα/ταχύτητα GaAs: Γάλλιο- Αρσενίδιο (Gallium-Arsenide) Για πάρα πολύ υψηλές συχνότητες ευρύτατα χρησιμοποιημένο λειτουργεί σε υψηλές ταχύτητες το πιο συμπυκνωμένο Νοε-18 Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2)

Καθορισμός χαρακτηριστικών των Οικογενειών Ψηφιακής λογικής Καθορισμός χαρακτηριστικών των Οικογενειών Ψηφιακής λογικής Fan-in: ο # των εισόδων μιας πύλης. Fan-out: ο # των εξόδων μιας πύλης Περιθώριο θορύβου (Noise margin): ο μέγιστος θόρυβος που μπορεί να γίνει ανεκτός. Απώλεια ισχύος (Power dissipation): είναι η ισχύς που έχει καταναλωθεί από την πύλη (που έχει διαχυθεί σαν θερμότητα). Καθυστέρηση μετάδοσης (Propagation Delay): είναι ο χρόνος που χρειάζεται μια αλλαγή στις τιμές εισόδου να παρατηρηθεί σε μια έξοδο. Νοε-18 Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2)

Καθυστέρηση Μετάδοσης Είναι ένας από τους σημαντικότερους παραμέτρους στο σχεδιασμό (με τα σημερινά δεδομένα, μπορεί και ο ΠΙΟ ΣΗΜΑΝΤΙΚΟΣ!) Η μέγιστη καθυστέρηση διάδοσης (tpd) καθορίζει την ταχύτητα του κυκλώματος. tPHL: χρόνος μετάδοσης από υψηλό-σε-χαμηλό (high-to-low) tPLH: χρόνος μετάδοσης από χαμηλό-σε-υψηλό (low-to-high) tpd = max(tPHL, tPLH) Νοε-18 Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2)

Καθυστέρηση Μετάδοσης Αντιστροφέα Νοε-18 Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2)

Μοντέλα Καθυστέρησης (Delay Models) Δύο διαφορετικά μοντέλα καθυστέρησης μπορούν να χρησιμοποιηθούν για την προσομοίωση πυλών: Μοντέλο Καθυστέρησης Μεταφοράς (Transport delay model): αλλαγή στην έξοδο παρατηρείται μετά την καθυστέρηση μετάδοσης. Μοντέλο Καθυστέρησης Αδρανείας (Inertial delay model): αλλαγή στην έξοδο παρατηρείται μετά την καθυστέρηση μετάδοσης. Επιπρόσθετα, εάν η έξοδος αλλάζει 2 φορές σε ένα διάστημα χρόνου πιο μικρό από ένα προκαθορισμένο χρόνο απόρριψης, τότε η πρώτη αλλαγή αγνοείται  φιλτράρισμα των σπινθήρων (spikes) (η έξοδος μιας πύλης επηρεάζεται μόνο από αλλαγές πιο μεγάλης ή ίσης διάρκειας από τον χρόνο απόρριψης). Νοε-18 Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2)

Μοντέλα Καθυστέρησης Μεταφοράς και Αδρανείας - Παράδειγμα 2ns propagation delay (καθυστέρηση μετάδοσης) 1ns rejection time (χρόνος απόρριψης) Νοε-18 Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2)

Θετική και Αρνητική Λογική Δύο διαφορετικές αναθέσεις από τα επίπεδα σημάτων σε λογικές τιμές: Θετική λογική: H  1 L  0 Αρνητική λογική: H  0 L  1 Τα φύλλα δεδομένων (data sheets) των IC ορίζουν τις λογικές πύλες σαν τιμές σήματος; Αποφασίζει ο χρήστης λογική, αρνητική ή θετική. Νοε-18 Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2)

Επίδειξη Θετικής/Αρνητικής Λογικής Νοε-18 Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2)

Θετική και Αρνητική Λογική (συν.) Μετατροπή μεταξύ θετικής και αρνητικής λογικής: Ανταλλάζουμε τα 0 και τα 1 στις εισόδους και εξόδους της πύλης. Αυτό είναι το ίδιο που κάναμε για να παράγουμε τον δυϊσμό!  F( )positive_logic = F( )dnegative_logic Να θυμάστε όμως να περιλαμβάνεται/ αφαιρείται την ενδεικτική πολικότητα. Νοε-18 Κεφάλαιο 2-iii: Συνδιαστικά Λογικά Κυκλώματα (2.9, 3.2)