1 Α. Βαφειάδης Αναβάθμισης Προγράμματος Σπουδών Τμήματος Πληροφορικής Τ.Ε.Ι Θεσσαλονίκης Μάθημα Προηγμένες Αρχιτεκτονικές Υπολογιστών Κεφαλαίο Τρίτο Συστήματα.

Παρουσίαση με θέμα: "1 Α. Βαφειάδης Αναβάθμισης Προγράμματος Σπουδών Τμήματος Πληροφορικής Τ.Ε.Ι Θεσσαλονίκης Μάθημα Προηγμένες Αρχιτεκτονικές Υπολογιστών Κεφαλαίο Τρίτο Συστήματα."— Μεταγράφημα παρουσίασης:

1 1 Α. Βαφειάδης Αναβάθμισης Προγράμματος Σπουδών Τμήματος Πληροφορικής Τ.Ε.Ι Θεσσαλονίκης Μάθημα Προηγμένες Αρχιτεκτονικές Υπολογιστών Κεφαλαίο Τρίτο Συστήματα Μνήμης – Οργάνωση κύριας μνήμης Μέρος: Πέμπτο Καθηγητής: Α. Βαφειάδης 2007

2 2 Α. Βαφειάδης Το βασικό στοιχείο μνήμης Το βασικό στοιχείο μιας μνήμης ημιαγωγών (semiconductor) θεωρείται αυτό που ονομάζεται memory cell και στο οποίο μπορούμε να αποθηκεύσουμε το 0 ή το 1

3 3 Α. Βαφειάδης Τεχνολογίες μνήμης (DRAM)  DRAM (Dynamic Random Access Memory)  Οι πληροφορίες χάνονται με την διακοπή της τροφοδοσίας (volatiles)  Tα Bits αποθηκεύονται σαν ηλεκτρικά φορτία σε πυκνωτές  Αναλογική αποθήκευση  H στάθμη του φορτίου καθορίζει και την τιμή (0 ή 1)  Απαιτούν συνεχή ανανέωση των φορτιών  Κατασκευάζονται εύκολα  Μικρός όγκος του βασικού στοιχείου  Μικρό κόστος  Απαιτούν επιπλέον κυκλώματα ανανέωσης των φορτίων  Αργές (μεγάλος χρόνος προσπέλασης)  Χρησιμοποιούνται σαν κύριες μνήμες

4 4 Α. Βαφειάδης Στοιχείο DRAM Επιλογή Πυκνωτής Ημιαγωγός Γείωση Address line

5 5 Α. Βαφειάδης MICRO DRAM OPERATION  Διαδικασία Write  Η Address line (word line) ενεργοποιείται  Το Transistor κλείνει και επιτρέπει τη διέλευση  Τάση (Voltage) στη bit line  High για 1 και low για 0  Αποστολή σήματος στην address line  Φόρτιση πυκνωτή(capacitor)  Διαδικασία Read  Η Address line ενεργοποιείται  Το Transistor κλείνει και επιτρέπει τη διέλευση  Το φορτίο του πυκνωτή ρέει μέσω της bit line σε έναν sense amplifier (ο πυκνωτής αποφορτίζετε)  Γίνεται σύγκριση με μια τιμή αναφοράς φορτίου για να εντοπιστεί το 0 ή 1  Ο πυκνωτής επαναφορτίζεται

6 6 Α. Βαφειάδης DRAM OPERATION (READ one bit) 1)H διεύθυνση γραμμής εισέρχεται στη μνήμη μέσω του address bus 2)Το RAS σήμα ενεργοποιείται και η διεύθυνση της γραμμής τοποθετείσαι στο row address latch 3)O row address decoder επιλέγει την κατάλληλη γραμμή και ενημερώνει τον sense amplifier 4)Η μνήμη κλειδώνει (σήμα WE off) RAS : Row Address Strobe ΟΕ : Output Enable WR: Write enable ΟΕ σήμα on WE σήμα off

7 7 Α. Βαφειάδης DRAM OPERATION (READ one bit) 5) H διεύθυνση στήλης εισέρχεται στη μνήμη μέσω του address bus 6) Το CAS σήμα ενεργοποιείται και η διεύθυνση της στήλης τοποθετείσαι στο column address latch 7) O column address decoder επιλέγει την κατάλληλη γραμμή και ενημερώνει τον sense amplifier 8) Εφόσον το ΟΕ σήμα είναι ενεργοποιημένο ο sense amplifier διαβάζει το bit και το στέλνει στο σύστημα μέσω του data bus (ένα pin) 9) Όλα τα σήματα απενεργοποιούνται 10) Εφόσον έχει έρθει ο κατάλληλος χρόνος, η μνήμη σαρώνεται και γίνεται το φρεσκάρισμα (memory refresh) CAS : Column Address Strobe ΟΕ : Output Enable WE : Write enable 8 Μια τεχνική refresh είναι η μαζική ανάγνωση όλων των bits της μνήμης ΟΕ σήμα on WE σήμα off

8 8 Α. Βαφειάδης DRAM OPERATION (Write one bit) 1)H διεύθυνση γραμμής εισέρχεται στη μνήμη μέσω του address bus 2)Το RAS σήμα ενεργοποιείται και η διεύθυνση της γραμμής τοποθετείσαι στο row address latch 3)O row address decoder επιλέγει την κατάλληλη γραμμή και ενημερώνει τον sense amplifier 4)Η μνήμη κλειδώνει (OE σήμα off) CAS : Column Address Strobe ΟΕ : Output Enable WE : Write enable ΟΕ σήμα off WE σήμα on

9 9 Α. Βαφειάδης DRAM OPERATION (Write one bit) 5) H διεύθυνση στήλης εισέρχεται στη μνήμη μέσω του address bus 6) Το CAS σήμα ενεργοποιείται και η διεύθυνση της στήλης τοποθετείσαι στο column address latch 7) O column address decoder επιλέγει την κατάλληλη γραμμή και ενημερώνει τον sense amplifier 8) Εφόσον το WΕ σήμα είναι ενεργοποιημένο ο sense amplifier διαβάζει το bit από το data bus (ένα pin ) και το στέλνει στο επιλεγμένο bit της μνήμης 9) Όλα τα σήματα απενεργοποιούνται 10) Εφόσον έχει έρθει ο κατάλληλος χρόνος, η μνήμη σαρώνεται και γίνεται το φρεσκάρισμα (memory refresh) 8 Μια τεχνική refresh είναι η μαζική ανάγνωση όλων των bits της μνήμης ΟΕ σήμα off WE σήμα on CAS : Column Address Strobe ΟΕ : Output Enable WE : Write enable

10 10 Α. Βαφειάδης Απλή οργάνωση Μνήμης DRAM Μνήμη 2-Διάστατο πλέγμα Επιλογή στήλης Ε γ π ρ ι α λ μ ο μ γ η η ς Διεύθυνση ROWCOL CAS RASRead/Write Δεδομένα 1 bit Μνήμη 1 Mbit 1024 χ 1024

11 11 Α. Βαφειάδης Αποκωδικοποίηση διεύθυνσης

12 12 Α. Βαφειάδης Οργάνωση Μνήμης DRAM Bassel Soudan Μνήμη 4M των 4 bits

13 13 Α. Βαφειάδης

14 14 Α. Βαφειάδης

15 15 Α. Βαφειάδης

16 16 Α. Βαφειάδης Τεχνολογίες Μνήμης (SRAM)  SRAM (Static Random Access Memory)  Οι πληροφορίες χάνονται με την διακοπή της τροφοδοσίας (volatiles)  Ta Bits αποθηκεύονται σαν on/off διακόπτες  Ψηφιακή αποθήκευση με χρήση Flip-flop  Δεν απαιτούν συνεχή ανανέωση της πληροφορίας  Σύνθετη κατασκευή  Μεγάλος όγκος του βασικού στοιχείου  Μεγάλο κόστος  Γρήγορες (μικρός χρόνος προσπέλασης)  Χρησιμοποιούνται σαν κρυφές μνήμες

17 17 Α. Βαφειάδης SRAM bit σε λεπτομέρειες Address Transistor Data Transistor Cross point

18 18 Α. Βαφειάδης SRAM bit σε κατάσταση 1 Transistor off Transistor on Cross point off Cross point on

19 19 Α. Βαφειάδης SRAM bit σε κατάσταση 0 Transistor off Transistor on Cross point off Cross point on

20 20 Α. Βαφειάδης SRAM write or read Read Write τιμή Συμπλήρωμα τιμής τιμή Διεύθυνση

21 21 Α. Βαφειάδης Στοιχείο SRAM Flip-flop Συνολικά 6 transistors 2 για την διεύθυνση (επιλογή) και 4 για το δεδομένο(1bit) Επιλογή Σήματα WRITE READ (1 bit) DATA

22 22 Α. Βαφειάδης Συνοπτική παράσταση SRAM WE_LOE_L INPUTLOWHIGH OUTPUTHIGHLOW ERRORLOW

23 23 Α. Βαφειάδης Τυπική Οργάνωση SRAM των 8 θέσεων των 4 bits Διεύθυνση 101 1011 1 Read signal 011 Basel Soudan 0000010000000100 101101

24 24 Α. Βαφειάδης

25 25 Α. Βαφειάδης

26 26 Α. Βαφειάδης

27 27 Α. Βαφειάδης

28 28 Α. Βαφειάδης SRAM PACKAGE

29 29 Α. Βαφειάδης Τύποι μνήμης RAM W. Stallings

30 30 Α. Βαφειάδης Τύποι DRAM  Fast Page Mode (FPM DRAM)  Extended Data Out (EDO DRAM)  Enhanced DRAM  SDRAM Synchronous DRAM  SDR-SDRAM  DDR-SDRAM  DDR2-SDRAM  RDRAM (RAMBUS DRAM)

31 31 Α. Βαφειάδης SDRAM VS RDRAM SDRAM 8 bytes (64) bit wide data-bus PC133SDRAM : 133MHz x 8 Bytes = 1064 MB/s = 1.1GB/s RDRAM 2 bytes (16) bit wide data-bus PC800RDRAM : 800MHz x 2 Bytes = 1600 MB/s = 1.6GB/s

32 32 Α. Βαφειάδης Memory Bandwidth Memory TypeClock Rate (MHz)Bus Width (bits)Peak Bandwidth FP (1987)2564200 MB/s EDO (1995)4064320 MB/s SDRAM 66 (1996)6664528 MB/s PC 100 SDRAM (1998)10064800 MB/s PC 133 SDRAM (1999)133641.1 GB/s PC 800 RDRAM (1999)800161.6 MB/s PC 1600 DDR SDRAM (2000) 100x2641.6 GB/s PC 2100 DDR SDRAM (2001) 133x2642.1 GB/s PC 4200 DDR SDRAM (2002) 266x2644.2 GB/s PC 8500 DDR2 SDRAM (2003) 533x2648.5 GB/s PC 12800 DDR3 SDRAM (2007) 800x26412.8 GB/s

33 33 Α. Βαφειάδης Οργάνωση Συγκροτήματος μνήμης  Βασική οργάνωση  Ευρεία οργάνωση  Οργάνωση παρεμβολής

34 34 Α. Βαφειάδης Οργάνωση συγκροτήματος Μνήμης Βασική (One-word-wide)Ευρεία (Wide)Παρεμβολής(Interleaved)

35 35 Α. Βαφειάδης Μνήμη με οργάνωση παρεμβολής

36 36 Α. Βαφειάδης Θέματα απόδοσης(βασική οργάνωση) Μήκος block in cache = N words CPU bass =1 Word Memory bus = 1 Word Οργάνωση μνήμης = βασική Κόστος αποτυχίας = = N x ( κόστος αποστολής διεύθυνσης + + κόστος ανάκλησης του περιεχομένου τηs διεύθυνσης από την μνήμη + + κόστος αποστολής μια θέσης μνήμης ) 1 word

37 37 Α. Βαφειάδης Θέματα απόδοσης(Ευρεία οργάνωση) Μήκος block in cache = N words CPU bass = 1 Word Memory bus = M Word Οργάνωση μνήμης = Ευρεία Κόστος αποτυχίας = = (N/M) x (κόστος αποστολής διεύθυνσης + κόστος ανάκλησης του περιεχομένου τηs διεύθυνσης από την μνήμη + κόστος αποστολής μια θέσης μνήμης) M words

38 38 Α. Βαφειάδης Θέματα απόδοσης(N-way interleaved) Μήκος block in cache = N words CPU bus =1 Word Memory bus = 1 Word Οργάνωση μνήμης = Interleaved με N banks Κόστος αποτυχίας = = κόστος αποστολής μιας διεύθυνσης + κόστος ανάκλησης του περιεχομένου τηs διεύθυνσης από τη μνήμη + N x κόστος αποστολής μιας θέσης μνήμης Για να ανaσύρουμε ένα block Ν θέσεων από τη μνήμη δεν χρειάζεται να στείλουμε τέσσερις διευθύνσεις αλλά μία γιατί όλα τα μέλη του block βρίσκονται στην ίδια διεύθυνση αλλά σε διαφορετικά block. Άρα οι αποστολές των διευθύνσεων και οι ανακλήσεις γίνονται ταυτόχρονα. Όμως οι αποστολές των δεδομένων γίνονται σε Ν χρόνους